【文章內(nèi)容簡介】 端口如下： entity baoshi is Port( flk:in std_logic。 Alarm:out std_logic)。 輸出的報時信號 end baoshi。 RTL 圖如下： 14 . 元件例化模塊 該模塊將分立的所有模塊連接起來，運用端口映射的方式，將各個模塊通過相應(yīng)的信號線相連，這也是一個容易出現(xiàn)問題的地方，很容易造成連接失敗。 clk為實驗箱頻率輸入， tn 直接與各個兩個置數(shù)端口的 tn 相連， set 為輸入脈沖，直接與分頻模塊的 upd0 相連，同時 分頻模塊的 lock對其進行計數(shù)。 以下是實體部分： ENTITY digital_clock IS PORT ( setup : IN STD_LOGIC。預(yù)置脈沖手動 set : IN STD_LOGIC。upd0 選擇工作模式 clk : IN STD_LOGIC。輸入 1Khz脈沖 1000 分頻 產(chǎn)生 1hz脈沖 tn : IN STD_LOGIC。相當于題目要求中的 up 為高時 預(yù)置 +1 為低時 1 en : IN STD_LOGIC。使能 H_Year : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 H_Year1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_Mon : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_Mon1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_Day : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 15 S_Day1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 speak : OUT STD_LOGIC整點報時輸出持續(xù) 1分鐘 )。 END digital_clock。 RTL 圖如下： 內(nèi)部具體結(jié)構(gòu)如下： 16 仿真與分析 分頻模塊仿真波形 f_clk 是時鐘 clk 經(jīng) 1000 分頻后輸出， lock 是對 upd0 的計數(shù)。 17 時分秒計數(shù)模塊仿真波形 co1 是整小時時輸出的高電平， co為時 分秒模塊的進位輸出。 分鐘對小時進位。 時分秒置數(shù)模塊 仿真波形 對時置數(shù)。以加置數(shù)為例，下同。 對分置數(shù)。 18 對秒置數(shù)。 年月日計數(shù)模塊仿真波形 年月日計數(shù)模塊。閏年， 2月 29天。 非閏年， 2 月 28 天。 年月日置數(shù)模塊 仿真波形 Lock=010，對年進行置數(shù)，可以置數(shù)到 99。 Lock=011，對月進行置數(shù)，滿 12時，返回 1月份。 19 Lock=100，對日進行置數(shù)。 非閏年， 2 月份置數(shù) 28 天。 閏年， 2月份置數(shù) 29天。 整點 報時模塊 的仿真波形 每給該模塊一個高電平，輸出一個高電平，持續(xù) 60s。 器件編程下載及設(shè)計結(jié)果 由于實驗室的設(shè)備有限，因此器件下載的步驟未進行。 課程設(shè)計 總結(jié) ，包括 .收獲、體會和建議 這次數(shù)字鐘的課程設(shè)計在實驗室進行了整整兩天，前期也進行了大量的準備，查閱一些相關(guān)書籍和一些以前的成功設(shè)計的數(shù)字鐘文檔，并且也事先動手編 20 寫了幾個模塊的程序，感覺用 VHDL 語言編寫程序設(shè)計一些系統(tǒng)還是十分有意思，真正自己動手實現(xiàn)一些功能要比單純的學(xué)習一些語法的理論知識來的更加的有意義，在實驗中我們可以學(xué)習到課本上學(xué)不到的知 識，同時也更加的有趣味性，不是那么的乏味，加深了對 EDA 這門課程的理解與應(yīng)用。 當然在數(shù)字鐘的編寫與仿真中也遇到了許多的問題，但也正是這些問題給我?guī)砹撕艽蟮氖斋@。先說說我采用的是模塊化的設(shè)計方法，這種方法為我?guī)砹撕艽蟮谋憷刮业脑O(shè)計思路十分的清晰，當程序在仿真的過程中出現(xiàn)了什么問題可以很快的找到出現(xiàn)的問題的源程序，方便進行查錯和修改，使大的系統(tǒng)大的程序的編寫，編譯變得非常的有條理化，我想這個方法會在我以后的學(xué)習工作中發(fā)揮相當大的作用。 再一個就是編寫程序時遇到的問題，最明顯的一個問題就是未給一些變量賦 初值，這個問題困擾了很長時間，程序的邏輯和語法都沒有問題，但是在仿真時就是不能出現(xiàn)自己想要的仿真波形，最后賦予了初值才解決了這個問題。還有就是一些細節(jié)的問題，可能是由于在自己編寫的時候不是很認真還有一些打錯字符的現(xiàn)象，在程序編譯的時候不能夠通過，當程序多了的時候找起來就不是很容易了，我想我以后應(yīng)該盡量的減少這種錯誤，以免造成不必要的麻煩，浪費時間；還有個問題就是當你分別測試過各個分模塊都沒有問題的時候，把他們整合到一起還是有時候會出現(xiàn)一些小問題，這種問題找起來就不是很容易了，你必須重新理清各個模塊之間的連線 關(guān)系仔細的查找，才能把問題找到并把它解決，不過還是得益于模塊化這種設(shè)計方法，使你很清楚的知道整個系統(tǒng)的構(gòu)成以及各個模塊之間的聯(lián)系，大大的增加了效率；再有個問題就是我們在編寫程序的時候很容易忽視掉硬件的平臺和一些硬件的電路， EDA 技術(shù)最大的好處就是把硬件的設(shè)計轉(zhuǎn)換成軟件的編程設(shè)計實現(xiàn)，但同時我們也不能忽視掉硬件，應(yīng)該把軟件的編程和硬件平臺都聯(lián)系起來，要不然很容易編的程序不能夠很好的適用到硬件平臺，出現(xiàn)一些你根本就想不到的問題，為我們帶來了很大的麻煩。還有一些警告，就是總是產(chǎn)生一些不必要的鎖存器，這個問題困擾了 我很久，經(jīng)過我大量的查閱資料，終于弄清原因，這主要是 if 或者 case 語句不完整造成的。以后在使用這兩個語句時，一定要保證語句的完整，防止不必要的鎖存器產(chǎn)生。 通過這幾天的 EDA 的數(shù)字鐘課程設(shè)計真的使我收獲很多，我想我以后還會加強這方面的實踐經(jīng)歷，多多的積累經(jīng)驗，但這次實驗也有一些小小的缺憾，就是沒能夠自己動手進行程序向器件中的下載，希望實驗室能夠盡快更新一些實驗設(shè)備。 參考文獻 21 [1] 劉皖 ,何道君 ,譚明編著 .FPGA 設(shè)計與應(yīng)用 [M]. 清華大學(xué)出版社 , 2021 [2] 黃智偉主編 .FPGA 系統(tǒng)設(shè)計 與實踐 [M]. 電子工業(yè)出版社 , 2021 [3] 潘松 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std_logic_vector(8 downto 0):=000000000。 signal clk_o : std_logic:=39。039。 begin lock=tem。 f_clk=clk_o。 process(upd0,clk ,cout) begin if clk 39。event and clk =39。139。then if cout=111110011then cout=000000000。 clk_o=not clk_o。 else cout=cout+39。139。 end if。 end if。 if upd039。event and upd0=39。139。then tem=tem+39。139。 end if。 end process。 end Behavioral。 時分秒計數(shù)模塊 Company: Engineer: Create Date: 17:03:39 01/14/2021 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: 23 Dependencies: Revision: Revision File Created Additional Comments: Company: Engineer: Create Date: 18:54:17 01/13/2021 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents. library UNISIM。 use 。 entity s_m_hour is port( clk0: in std_logic。 clk0 工作時鐘， clk1 預(yù)置脈沖 lock : in std_logic_vector(2 downto 0)。 工作模式選擇 s0,s1 : out std_logic_vector(3 downto 0)。 m0,m1 : out std_logic_vector(3 downto 0)。 h0,h1 : out std_logic_vector(3 downto 0)。 24 co : out std_logic。_vector(2 downto 0)。 hour 產(chǎn)生進位 en : in std_logic。 co1 : out std_logic整小時 b 報時輸出 )。 end s_m_hour。 architecture Behavioral of s_m_hour is signal ts0 : std_logic_vector(3 downto 0):=0100。 signal ts1 : std_logic_vector(3 downto 0):=0101。 signal tm0 : std_logic_vector(3 downto 0):=1001。 signal tm1 : std_logic_vector(3 downto 0):=0101。 signal th0 : std_logic_vector(3 downto 0):=0011。 signal th1 : std_logic_vector(3 downto 0):=0010。 signal cc : std_logic。 begin s0=ts0。s1=ts1。m0=tm0。m1=tm1。h0=th0。h1=th1。co=cc。 P2: process(clk0,lock,en) begin if en=39。139。thenshow hour munite second if lock=000 then if clk039。event AND clk0=39。139。then if ts1=0101 and ts0=1001then ts1=0000。ts0=0000。 elsif ts0=1001then