【文章內(nèi)容簡介】 端口如下： entity baoshi is Port( flk:in std_logic。 Alarm:out std_logic)。 輸出的報(bào)時(shí)信號(hào) end baoshi。 RTL 圖如下： 14 . 元件例化模塊 該模塊將分立的所有模塊連接起來，運(yùn)用端口映射的方式，將各個(gè)模塊通過相應(yīng)的信號(hào)線相連，這也是一個(gè)容易出現(xiàn)問題的地方，很容易造成連接失敗。 clk為實(shí)驗(yàn)箱頻率輸入， tn 直接與各個(gè)兩個(gè)置數(shù)端口的 tn 相連， set 為輸入脈沖，直接與分頻模塊的 upd0 相連，同時(shí) 分頻模塊的 lock對(duì)其進(jìn)行計(jì)數(shù)。 以下是實(shí)體部分： ENTITY digital_clock IS PORT ( setup : IN STD_LOGIC。預(yù)置脈沖手動(dòng) set : IN STD_LOGIC。upd0 選擇工作模式 clk : IN STD_LOGIC。輸入 1Khz脈沖 1000 分頻 產(chǎn)生 1hz脈沖 tn : IN STD_LOGIC。相當(dāng)于題目要求中的 up 為高時(shí) 預(yù)置 +1 為低時(shí) 1 en : IN STD_LOGIC。使能 H_Year : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 H_Year1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_Mon : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_Mon1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_Day : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 15 S_Day1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 speak : OUT STD_LOGIC整點(diǎn)報(bào)時(shí)輸出持續(xù) 1分鐘 )。 END digital_clock。 RTL 圖如下： 內(nèi)部具體結(jié)構(gòu)如下： 16 仿真與分析 分頻模塊仿真波形 f_clk 是時(shí)鐘 clk 經(jīng) 1000 分頻后輸出， lock 是對(duì) upd0 的計(jì)數(shù)。 17 時(shí)分秒計(jì)數(shù)模塊仿真波形 co1 是整小時(shí)時(shí)輸出的高電平， co為時(shí) 分秒模塊的進(jìn)位輸出。 分鐘對(duì)小時(shí)進(jìn)位。 時(shí)分秒置數(shù)模塊 仿真波形 對(duì)時(shí)置數(shù)。以加置數(shù)為例，下同。 對(duì)分置數(shù)。 18 對(duì)秒置數(shù)。 年月日計(jì)數(shù)模塊仿真波形 年月日計(jì)數(shù)模塊。閏年， 2月 29天。 非閏年， 2 月 28 天。 年月日置數(shù)模塊 仿真波形 Lock=010，對(duì)年進(jìn)行置數(shù)，可以置數(shù)到 99。 Lock=011，對(duì)月進(jìn)行置數(shù)，滿 12時(shí)，返回 1月份。 19 Lock=100，對(duì)日進(jìn)行置數(shù)。 非閏年， 2 月份置數(shù) 28 天。 閏年， 2月份置數(shù) 29天。 整點(diǎn) 報(bào)時(shí)模塊 的仿真波形 每給該模塊一個(gè)高電平，輸出一個(gè)高電平，持續(xù) 60s。 器件編程下載及設(shè)計(jì)結(jié)果 由于實(shí)驗(yàn)室的設(shè)備有限，因此器件下載的步驟未進(jìn)行。 課程設(shè)計(jì) 總結(jié) ，包括 .收獲、體會(huì)和建議 這次數(shù)字鐘的課程設(shè)計(jì)在實(shí)驗(yàn)室進(jìn)行了整整兩天，前期也進(jìn)行了大量的準(zhǔn)備，查閱一些相關(guān)書籍和一些以前的成功設(shè)計(jì)的數(shù)字鐘文檔，并且也事先動(dòng)手編 20 寫了幾個(gè)模塊的程序，感覺用 VHDL 語言編寫程序設(shè)計(jì)一些系統(tǒng)還是十分有意思，真正自己動(dòng)手實(shí)現(xiàn)一些功能要比單純的學(xué)習(xí)一些語法的理論知識(shí)來的更加的有意義，在實(shí)驗(yàn)中我們可以學(xué)習(xí)到課本上學(xué)不到的知 識(shí)，同時(shí)也更加的有趣味性，不是那么的乏味，加深了對(duì) EDA 這門課程的理解與應(yīng)用。 當(dāng)然在數(shù)字鐘的編寫與仿真中也遇到了許多的問題，但也正是這些問題給我?guī)砹撕艽蟮氖斋@。先說說我采用的是模塊化的設(shè)計(jì)方法，這種方法為我?guī)砹撕艽蟮谋憷?，使我的設(shè)計(jì)思路十分的清晰，當(dāng)程序在仿真的過程中出現(xiàn)了什么問題可以很快的找到出現(xiàn)的問題的源程序，方便進(jìn)行查錯(cuò)和修改，使大的系統(tǒng)大的程序的編寫，編譯變得非常的有條理化，我想這個(gè)方法會(huì)在我以后的學(xué)習(xí)工作中發(fā)揮相當(dāng)大的作用。 再一個(gè)就是編寫程序時(shí)遇到的問題，最明顯的一個(gè)問題就是未給一些變量賦 初值，這個(gè)問題困擾了很長時(shí)間，程序的邏輯和語法都沒有問題，但是在仿真時(shí)就是不能出現(xiàn)自己想要的仿真波形，最后賦予了初值才解決了這個(gè)問題。還有就是一些細(xì)節(jié)的問題，可能是由于在自己編寫的時(shí)候不是很認(rèn)真還有一些打錯(cuò)字符的現(xiàn)象，在程序編譯的時(shí)候不能夠通過，當(dāng)程序多了的時(shí)候找起來就不是很容易了，我想我以后應(yīng)該盡量的減少這種錯(cuò)誤，以免造成不必要的麻煩，浪費(fèi)時(shí)間；還有個(gè)問題就是當(dāng)你分別測試過各個(gè)分模塊都沒有問題的時(shí)候，把他們整合到一起還是有時(shí)候會(huì)出現(xiàn)一些小問題，這種問題找起來就不是很容易了，你必須重新理清各個(gè)模塊之間的連線 關(guān)系仔細(xì)的查找，才能把問題找到并把它解決，不過還是得益于模塊化這種設(shè)計(jì)方法，使你很清楚的知道整個(gè)系統(tǒng)的構(gòu)成以及各個(gè)模塊之間的聯(lián)系，大大的增加了效率；再有個(gè)問題就是我們?cè)诰帉懗绦虻臅r(shí)候很容易忽視掉硬件的平臺(tái)和一些硬件的電路， EDA 技術(shù)最大的好處就是把硬件的設(shè)計(jì)轉(zhuǎn)換成軟件的編程設(shè)計(jì)實(shí)現(xiàn)，但同時(shí)我們也不能忽視掉硬件，應(yīng)該把軟件的編程和硬件平臺(tái)都聯(lián)系起來，要不然很容易編的程序不能夠很好的適用到硬件平臺(tái)，出現(xiàn)一些你根本就想不到的問題，為我們帶來了很大的麻煩。還有一些警告，就是總是產(chǎn)生一些不必要的鎖存器，這個(gè)問題困擾了 我很久，經(jīng)過我大量的查閱資料，終于弄清原因，這主要是 if 或者 case 語句不完整造成的。以后在使用這兩個(gè)語句時(shí)，一定要保證語句的完整，防止不必要的鎖存器產(chǎn)生。 通過這幾天的 EDA 的數(shù)字鐘課程設(shè)計(jì)真的使我收獲很多，我想我以后還會(huì)加強(qiáng)這方面的實(shí)踐經(jīng)歷，多多的積累經(jīng)驗(yàn)，但這次實(shí)驗(yàn)也有一些小小的缺憾，就是沒能夠自己動(dòng)手進(jìn)行程序向器件中的下載，希望實(shí)驗(yàn)室能夠盡快更新一些實(shí)驗(yàn)設(shè)備。 參考文獻(xiàn) 21 [1] 劉皖 ,何道君 ,譚明編著 .FPGA 設(shè)計(jì)與應(yīng)用 [M]. 清華大學(xué)出版社 , 2021 [2] 黃智偉主編 .FPGA 系統(tǒng)設(shè)計(jì) 與實(shí)踐 [M]. 電子工業(yè)出版社 , 2021 [3] 潘松 ,王國棟編著 .VHDL 實(shí)用教程 [M]. 電子科技大學(xué)出版社 , 2021 [4] 侯伯亨 ,顧新編著 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M]. 西安電子科技大學(xué)出版社 , 1999 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f_clk=clk_o。 process(upd0,clk ,cout) begin if clk 39。event and clk =39。139。then if cout=111110011then cout=000000000。 clk_o=not clk_o。 else cout=cout+39。139。 end if。 end if。 if upd039。event and upd0=39。139。then tem=tem+39。139。 end if。 end process。 end Behavioral。 時(shí)分秒計(jì)數(shù)模塊 Company: Engineer: Create Date: 17:03:39 01/14/2021 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: 23 Dependencies: Revision: Revision File Created Additional Comments: Company: Engineer: Create Date: 18:54:17 01/13/2021 Design Name: Module Name: s_m_hour Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following lines to use the declarations that are provided for instantiating Xilinx primitive ponents. library UNISIM。 use 。 entity s_m_hour is port( clk0: in std_logic。 clk0 工作時(shí)鐘， clk1 預(yù)置脈沖 lock : in std_logic_vector(2 downto 0)。 工作模式選擇 s0,s1 : out std_logic_vector(3 downto 0)。 m0,m1 : out std_logic_vector(3 downto 0)。 h0,h1 : out std_logic_vector(3 downto 0)。 24 co : out std_logic。_vector(2 downto 0)。 hour 產(chǎn)生進(jìn)位 en : in std_logic。 co1 : out std_logic整小時(shí) b 報(bào)時(shí)輸出 )。 end s_m_hour。 architecture Behavioral of s_m_hour is signal ts0 : std_logic_vector(3 downto 0):=0100。 signal ts1 : std_logic_vector(3 downto 0):=0101。 signal tm0 : std_logic_vector(3 downto 0):=1001。 signal tm1 : std_logic_vector(3 downto 0):=0101。 signal th0 : std_logic_vector(3 downto 0):=0011。 signal th1 : std_logic_vector(3 downto 0):=0010。 signal cc : std_logic。 begin s0=ts0。s1=ts1。m0=tm0。m1=tm1。h0=th0。h1=th1。co=cc。 P2: process(clk0,lock,en) begin if en=39。139。thenshow hour munite second if lock=000 then if clk039。event AND clk0=39。139。then if ts1=0101 and ts0=1001then ts1=0000。ts0=0000。 elsif ts0=1001then