【文章內容簡介】 和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間進行交流與共享，減少硬件電路設計的工作量，縮短開發(fā)周期 [8]。 軟件開發(fā)工具 － MAX＋ plus II MAX+PLUSⅡ概述 Max+plusⅡ 全稱為 Multiple Array Matrix Programmable Logic User System 是Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 公司的開發(fā)工具已經經歷了四代，從最初的基于 DOS 的 A+PLUS，發(fā)展到 Max+plus，又于 1991 年推出性能更加完善的基于 Windows 的開發(fā)工具 Max+plusⅡ 。目前該公司又推出了它的第四代開發(fā)工具 QuartusⅡ 。 Max+plusⅡ 功能強，使用方便，是市場上使用最廣的開發(fā)工具軟件之一。在 Max+plusⅡ 上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無 關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。 Max+plusⅡ 開發(fā)系統(tǒng)的特點： (1)與結構無關 Max+plusⅡ /Complier（ 編譯程序 ） 是該開發(fā)軟件系統(tǒng)的核心，能自動完成優(yōu)化與邏輯綜合。支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境。 (2)開放的界面 理工大學畢業(yè)設計 9 Max+plusⅡ 提供了與其他工業(yè)標準設計輸入、綜合和校驗工具的鏈接。 支持與Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic 和其它公司所提供的 EDA 工具接口。 (3)多平臺 Max+plusⅡ 是將輸入編輯、編譯、處理與較驗功能全部集成化的一套可編程的開發(fā)軟件，這樣可以加快動態(tài)調試、縮短開發(fā)周期。 (4)豐富的設計庫 Max+plusⅡ 提供豐富的庫單元供設計者調用，其中包括 74 系列的全部器件和多種特殊的邏輯功能 （ MacroFunction） 以及新型的參數(shù)化的兆功能 （ MageFunction） 。 (5)模塊化工 具 設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。 Max+plusⅡ功能簡介 (1)原理圖輸入 （ Graphic Editor） MAX+PLUSII 軟件具有圖形輸入能力 ， 用戶可以方便的使用圖形編輯器輸入電路圖 ， 圖中的元器件可以調用元件庫中元器件 ， 除調用庫中的元件以外 ， 還可以調用該軟件中的符號功能形成的功能塊 ， 圖形編輯器窗口見圖 22。 (2)硬件描述語言輸入 （ Text Editor） MAX+PLUSII 軟件中有一個集成的文本編輯器 ， 該編輯器支持 VHDL， AHDL和 Verilog 硬件描述語言的輸入 ， 同時還有一個語言模板使輸入程序語言更加方便 ，該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)，文本編輯器窗口見圖23。 圖 22 圖形編輯器窗口 圖 23 文本編輯器窗口 (3)波形編輯器 （ Ｗ aveform Editor） 在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形 （ *.SCF 文件 ） ，使用該編輯器的工具條可以容易方便的生成波形和編輯波形。波形編輯 器窗口如圖 24 所示。使用時只要將欲輸 理工大學畢業(yè)設計 10 入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 “ 1” 。 還可以使用輸入的波形 （ *.WDF 文件 ） 經過編譯生成邏輯功能塊，相當于已知一個芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個問題，設計出一個輸入和輸出波形相同 CPLD 電路。 (4)管腳 （ 底層 ） 編輯窗口 （ Floorplan Editor） 該窗口用于將已設計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳 ， 通過鼠標的拖拉，方便的定義管腳的功能 ， 管腳 （ 底層 ） 編輯 窗口見圖 25。 圖 24 波形編輯器窗口 圖 25 管腳（ 底層 ） 編輯窗口 (5)自動錯誤定位 在編譯源文件的過程中，若源文件有錯誤， Max+Plus2 軟件可以自動指出錯誤類型和錯誤所在的位置。 (6)邏輯綜合與適配 該軟件在編譯過程中，通過邏輯綜合 （ Logic Synthesizer） 和適配 （ Fitter） 模塊 ，可以把最簡單的邏輯表達式自動的吻合在合適的器件中。 (7)設計規(guī)則檢查 選取 Compile\Processing\Design Doctor 菜單，將調出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設計文件，以保證設計的可靠性。一旦選擇該菜單，在編譯窗口將 顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況 ， 見圖 26。 圖 26 規(guī)則檢測醫(yī)生 理工大學畢業(yè)設計 11 (8)多器件劃分 （ Partitioner） 如果設計不能完全裝入一個器件，編譯器中的多器件劃分模塊，可自動的將一個設計分成幾個部分并分別裝入幾個器件中，并保證器件之間的連線最少。 (9)編程文件的產生 編譯器中的裝配程序 （ Assembler） 將編譯好的程序創(chuàng) 建一個或多個編程目標文件： EPROM 配置文件 （ *.POF） 例如 ， MAX7000S 系列 SRAM 文件 （ *.SCF） 例如， FLEX8000 系列的配置芯片 EPROM JEDEC 文件 （ *.JED） 十六進制文件 （ *.HEX） 文本文件 （ *.TTF） 串行 BIT 流文件 （ *.SBF） (10)仿真 當設計文件被編譯好，并在波形編輯器中將輸入波形編輯完畢后 ， 就可以進行行為仿真了，通過仿真可以檢驗設計的邏輯關系是否準確。 (11)分析時間 （ Analyze Timing） 該功能可以分析各個信號到輸出端的時間延遲，可以給出 延遲矩陣和最高工作頻率見圖 27 和圖 28。 圖 27 延遲矩陣 圖 28 最高工作頻率 (12)器件編程 當設計全部完成后 ， 就可以將形成的目標文件下載到芯片中 ， 實際驗證設計的準確性。 Max+plusⅡ設計流程 使用 Max+plusⅡ 軟件開發(fā)工具進行設計的整個過程如下圖 29 所示，大體上可以分為四個階段：設計輸入、設計實現(xiàn)、設計驗證和器件編程。 理工大學畢業(yè)設計 12 設計輸入的方式有三種：圖形編輯、波形編輯和文本編輯。 設計實現(xiàn)是在 可選的的可編程邏輯器件內物理的實現(xiàn)所設計的邏輯。其過程主要由 MAX+PLUSⅡ 中的核心部分編譯器 （ Compiler） 完成。 圖 29 Max+plusⅡ的設計環(huán)境 設計驗證中仿真器和延時分析器利用編譯器產生的數(shù)據(jù)文件自動完成邏輯功能和延時特性仿真 [9][11]。 實驗開發(fā)系統(tǒng) 實驗開發(fā)系統(tǒng)提供芯片下載電路及 EDA 實驗 /開發(fā)的外圍資源 （ 類似于用于單片機開發(fā)的仿真器 ） ，以供硬件驗證用。一般包括： ① 實驗或開發(fā)所需的各類基本信號發(fā)生模塊，包括時鐘、脈沖、高低電平等； ② FPGA/CPLD 輸出信息顯示模塊，包 括數(shù)碼顯示、發(fā)光管顯示、聲響指示等； ③ 監(jiān)控程序模塊，提供 “ 電路重構軟配置 ” ；④ 目標芯片適配座以及上面的 FPGA/CPLD 目標芯片和編程下載電路。 設計驗證 設計實現(xiàn) 器件編程 設計輸入 圖形編輯器 (Graphic Editor） 符號編輯器 (Symbol Editor) 底層編輯器 (Floorplan Editor ) 波形編輯器 (Waveform Editor) 文本編輯器 (Text Editor) 編譯器 (Compiler) 編程器 (Programmer) 仿真器 (Simulator) 延 時分析器 (Timing Analyzer) 理工大學畢業(yè)設計 13 第 三 章 設計總體規(guī)劃 整體方案 采用 VHDL 自頂向下的設計方法，先根據(jù)所設計的思路畫出流程圖劃分模塊，再就每個模塊進行 VHDL 語言的程序設計，用 MAX+PLUS II 軟件來測試并做仿真編譯仿真各個模塊，再把整體聯(lián)系起來 MAX+PLUS II 軟件來測試并做仿真進行仿真，從而實現(xiàn)系統(tǒng)總體功能，之后再用 FPGA 器件實現(xiàn)了鎖相系統(tǒng)的硬件功能。 關于全數(shù)字鎖相環(huán)設計的幾種方案 基于眾多類型的全數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)字控制振蕩器，結合兼容的功能模塊，幾乎可以構成無限多的 ADPLL。詳細討論每一個可能的 ADPLL 系統(tǒng)不太現(xiàn)實，下面有三個最典型的 ADPLL 的實現(xiàn)方案。 一、全數(shù)字鎖相環(huán) ADPLL 方案一 全數(shù)字鎖相環(huán)結構框圖下圖 31 所示 ， 主要由異或門鑒相器、 K 變?？赡嬗嫈?shù)器、脈沖加 /減電路和除 N 計數(shù)器四部分構成。 K 變模計數(shù)器和脈沖加 /減電路的時鐘分別為 Mf0 和 2Nf0。這里 f0 是環(huán)路中心頻率，一般情況下 M 和 N 都是 2 的整數(shù)冪。為了使電路簡單，這兩個 時鐘由同一振蕩器提供，時鐘頻率 2Nf0=Mf0。 圖 31 全數(shù)字鎖相環(huán)結構框圖 DPLL 的工作過程如下： (1)當環(huán)路失鎖時，異或門鑒相器比較輸入信號和輸出信號之間的相位差異，并產生 K 變?？赡嬗嫈?shù)器的計數(shù)方向控制信號 Ud； (2)K 變?？赡嬗嫈?shù)器根據(jù)計數(shù)方向控制信號 Ud 調整計數(shù)值， Ud 為高進行減計數(shù)，并當計數(shù)值到達 0 時，輸出借位脈沖信號 dec；為低進行加計數(shù)，并當計數(shù)值達到預設的 K 模值時，輸出進位脈沖信號 inc； (3)脈沖加減電路則根據(jù)進位脈沖信號 inc 和借位脈沖信號 dec 在電路輸出 信號fo(φout) 2Nf0 CP2 Mf0 fi (φin) CP1 Ud 進位脈沖 借位脈沖 dec inc 異或門鑒相器 加 /減脈沖控制器 除 N 計數(shù)器 可逆計數(shù)器 iout 理工大學畢業(yè)設計 14 iout 中進行脈沖的增加和扣除操作，來調整輸出信號的頻率； (4)重復上面的調整過程，當環(huán)路進入鎖定狀態(tài)時，異或門鑒相器的輸出 Ud 為一占空比 50%的方波，而 K 變模可逆計數(shù)器則周期性地產生進位脈沖輸出 dec 和借位脈沖輸出 inc，導致脈沖加減電路的輸出 iout 周期性的加入和扣除半個脈沖。 本方案介紹了一種一階 DPLL 的設計方法，利用 VHDL 語言配合 XILINX 的FPGA，為設計提供了極大的便利和性能保證。 DPLL 中可逆計數(shù)器模值可隨意修改，來控制 DPLL 的跟蹤補償和鎖定時間；同時，除 N 計數(shù)器的分頻值也可隨意 改變，使 DPLL 可跟蹤不同中心頻率的輸入信號，而這些只需在設計中修改幾行代碼即可完成。另外，設計好的 DPLL 模塊還可作為可重用的 IP 核，應用于其他設計 [11][15]。 二、全數(shù)字鎖相環(huán) ADPLL 方案二 與此 ADPLL 相似的系統(tǒng)已在 TMS320 微單片機上用軟件實現(xiàn)。圖所示系統(tǒng)由以下功能模塊構建而成： (1)希爾伯特變換鑒相器 (2)一階數(shù)字環(huán)路濾波器 (3)波形綜合器 如模塊圖 32 所示，功能塊中的算術和邏輯指令在同一時鐘控制下運行，這意味著計算各模塊輸出變量的例行程序周期性的運行。 DCO 生成同信號 I 和正 交信號 Q，將他們提供給希爾伯特變換鑒相器去計算相位誤差 ud～ θe，輸出信號經過環(huán)路濾波器濾波，完成如下操作 ： ? ? ? ? ? ?? ?110 ????? nufanTudbnTuf (31) 式中， a1 和 b0 是濾波系數(shù)，由圖中虛線框部分表示的數(shù)字環(huán)路濾波器濾波完成數(shù)學運算。 用軟件實現(xiàn)的好處是改變 ADPLL 系統(tǒng)結構很簡單，僅改變少數(shù)程序，一階環(huán)路濾波器就可以變成二階，同樣也可以得到三階 PLL[1]。 三、全數(shù)字鎖相環(huán) ADPLL 方案三 圖 33 是一個全數(shù)字一階環(huán)的實現(xiàn) ，中心頻率為 f0， 鑒相器采用 D 觸發(fā)器，其增益 gd=1。 θe為高電平時 K 可逆計數(shù)器作加記數(shù)， θe為低平時 K 可逆計數(shù)器作減記數(shù)。因此，環(huán)路鎖定無相差時 ， θe維持半占空比。 可逆計數(shù)器相當于一個積分器對相差進行記數(shù)，當正計數(shù)達到 K 時給出一個塞入脈沖 ca，當負記數(shù)達到 0 時給出一個扣除脈沖 bo。當脈沖塞入 /扣除電路收到一個ca 脈沖，則對 f0