【文章內(nèi)容簡介】 input a,b。 //兩個輸入信號output y。 //輸出信號其中 fin為對應(yīng)XOR的輸入端a，fout為對應(yīng)XOR輸出端b，se為對應(yīng)XOR的輸出端y。異或門鑒相器在環(huán)路鎖定下及相差為177。90176。、： 環(huán)路鎖定時XOR鑒相器輸出的波形 b滯后a 90度時的XOR鑒相器輸出的波形 b超前a 90度時的XOR鑒相器輸出的波形 數(shù)字環(huán)路濾波器的設(shè)計數(shù)字環(huán)路濾波器的英文全稱是Digital loop filter，簡稱DLF，其作用是消除鑒相器輸出的相位差信號se中的高頻成分。本次設(shè)計可用一個K變?？赡嬗嫈?shù)器來保證環(huán)路運行性能的穩(wěn)定性。K變?？赡嬗嫈?shù)器是根據(jù)鑒相器輸出的相位差信號se來進行加減運算的。當se為低電平時，計數(shù)器進行減運算，如果結(jié)果為零，則輸出一個借位脈沖信號borrow給脈沖加減電路；當se為高電平時，計數(shù)器進行加運算，如果相加的結(jié)果達到預(yù)設(shè)的模值，則輸出一個進位脈沖信號carry給脈沖加減電路。當Fout同步于Fin或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結(jié)果在初始值處上下徘徊，不會產(chǎn)生進位和借位脈沖，濾除因隨機噪聲引起的相位抖動。計數(shù)器根據(jù)輸出結(jié)果生成控制增減脈沖動作的控制指令。數(shù)字濾波器的工作過程如下,將異或鑒相器產(chǎn)生的se信號加到環(huán)路濾波器的輸入端, 在環(huán)路濾波器模塊內(nèi)設(shè)置一個可逆計數(shù)器,計數(shù)器初始值設(shè)為kmode；超前脈沖到來時, 可逆計數(shù)器加1,滯后脈沖到來時,當可逆計數(shù)器為ktop 時,表示本地信號超前,環(huán)路濾波器輸出扣脈沖信號,可逆計數(shù)器復(fù)位為kmode。 當可逆計數(shù)器為0 時,表示本地信號滯后,環(huán)路濾波器輸出增脈沖信號,可逆計數(shù)器復(fù)位為kmode。從而起到了環(huán)路濾波的作用。在DPLL 的基本結(jié)構(gòu)中,K變?？赡嬗嫈?shù)器始終起作用。當環(huán)路鎖定后,如果模數(shù)kmode較小,則K 變?？赡嬗嫈?shù)器會周期性輸出超前脈沖和滯后脈沖,在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除,其結(jié)果是在脈沖加減電路的輸出信號中產(chǎn)生了周期性的誤差,稱為“波紋”；如果模數(shù)kmode足夠大,這種“波紋” 誤差通過除N 計數(shù)器后, 可以減少到N 個周期出現(xiàn)一次,即K ?？赡嬗嫈?shù)器的超前脈沖和滯后脈沖的周期是N個參考時鐘周期。kmode 的大小決定了DPLL的跟蹤步,kmode 越大,跟蹤步長越小,鎖定時的相位誤差越小, 但捕獲時間越長kmode越小,跟蹤步長越大,鎖定時的相位誤差越大, 但捕獲時間越短。K變模可逆計數(shù)器模值K對DPLL的性能指標有著很大的影響。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導(dǎo)致較大的捕捉時間和較窄的捕捉帶寬。減小模值K 可以縮短捕捉時間，擴展捕捉帶寬，但是降低了DPLL 的抗噪能力。本設(shè)計中選擇Kmode=4。在初始時刻，計數(shù)器被置初值為K/2=2，這樣可以DPLL捕捉速度很快。K變?？赡嬗嫈?shù)器模塊端口設(shè)計如下：module KCounter(Kclock,reset,dnup,enable,Kmode,carry,borrow)。input Kclock。 //系統(tǒng)時鐘信號input reset。 //全局復(fù)位信號,高電平有效input dnup。 //鑒相器輸出的加減控制信號input enable。 //可逆計數(shù)器計數(shù)允許信號，高電平有效input [2:0]Kmode。 //計數(shù)器模值設(shè)置信號output carry。 //進位脈沖輸出信號output borrow。 //借位脈沖輸出信號wire borrow ，carry。reg [8:0]Count。 //可逆計數(shù)器reg [8:0]Ktop。 //預(yù)設(shè)模值寄存器： K=2可逆計數(shù)器的仿真 K=4可逆計數(shù)器的仿真： K值小則捕捉時間短，能捕捉到更窄的帶寬，但任意一個誤脈沖也可能導(dǎo)致該計數(shù)器產(chǎn)生進或借位脈沖，即抗噪能力弱；K值大則捕捉的時間長，脈沖捕捉范圍窄，可能產(chǎn)生不了進或借位脈沖，但同時也減少了誤脈沖的干擾，即抗噪能力強。故在設(shè)計時應(yīng)該合理的設(shè)定K值。 數(shù)控振蕩器的設(shè)計在全數(shù)字鎖相環(huán)中，數(shù)控振蕩器有別于以往的壓空振蕩器，數(shù)控振蕩器由脈沖加減電路實現(xiàn)，根據(jù)數(shù)字濾波器的給出的進位脈沖信號carry和借位脈沖信號borrow進行輸出脈沖的調(diào)整。當沒有進位脈沖信號和借位脈沖信號時，脈沖加減信號就是對時鐘進行二分頻輸出，當有進位脈沖信號時，脈沖加減模塊會增加一個脈沖，相當于減少了脈沖周期，而增加了輸出頻率；同理，當有借位脈沖信號時，脈沖加減模塊會減少了一個脈沖，相當于增加了脈沖周期，而減少輸出了頻率；這樣通過脈沖增減模塊的對輸入信號頻率和相位的跟蹤和調(diào)整，最終使輸出信號鎖定在輸入信號的頻率和信號上，： 脈沖加減電路工作原理波形脈沖增減模塊模塊端口設(shè)計如下：module IDCounter (IDclock,reset,inc,dec,IDout)。//脈沖增減模塊input IDclock,reset,inc,dec。//輸入時鐘、復(fù)位、進位脈沖、借位脈沖信號output IDout。//輸出信號reg IDout。： ：01us時沒有進借位脈沖信號，振蕩器二分頻輸出；2us時有借位脈沖信號，振蕩器在4us時扣除一個脈沖；5us時有進位脈沖信號，振蕩器在7us時增加一個脈沖。 N分頻參數(shù)控制的設(shè)計本次設(shè)計采用了動態(tài)N分頻，這就加寬了頻率的鎖定范圍。本模塊設(shè)計的原理就是用高頻時鐘對輸入信號的周期進行測量，可以得到量化后的N值，N值的大小是由高頻時鐘的長度決定的，且高頻時鐘的長度越長，N的值就會越大。N分頻參數(shù)控制模塊端口設(shè)計如下：module counter_N(clk, fin, reset, count_N)。//利用clk對fin脈沖的測量并給出N值 input clk , fin, reset。//時鐘、輸入和復(fù)位信號output [14:0] count_N。// counter_N 是輸出信號，其值大小是輸入信號fin周期長度的一半： N=4分頻參數(shù)控制模塊的仿真圖（fclk=8*fin） N=5分頻參數(shù)控制模塊的仿真圖（fclk=10*fin） N分頻器的設(shè)計本次設(shè)計是用一個簡單的除N計數(shù)器來構(gòu)成N分頻器的。加減電路輸出的脈沖經(jīng)過N分頻器分頻后，可以得到整個鎖相環(huán)路的同步輸出信號fout。同時，因為fout=clk/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。除N計數(shù)器對脈沖加減電路的輸出idout再進行N分頻，得到整個環(huán)路的輸出信號fout。同時，因為fc=idclock/2N，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。N分頻器模塊端口設(shè)計如下：module div_N (clkin,n,reset,clkout)。 //N分頻模塊input clkin,reset。 //輸入信號、復(fù)位信號input [14:0] n。 //分頻倍數(shù)N值output clkout。 //輸出信號、： N=4分頻器模塊仿真 N=10分頻器模塊仿真 N=20分頻器模塊仿真 倍頻器的設(shè)計為了能通過FPGA來實現(xiàn)倍頻的功能，這里專門設(shè)計了一種全數(shù)字倍頻器。：可編程N分頻器計數(shù)器輸入信號fin 輸出信號fout K分頻器 時鐘fc 設(shè)置一標準的時鐘信號，時鐘頻率fc。采用可編程分頻器對時鐘信號進行分頻，其分頻系數(shù)由計數(shù)器提供，若分頻系數(shù)為N，則輸出頻率為fc的N分頻，即：fout=fc/N　時鐘信號經(jīng)K分頻后送至計數(shù)器，計數(shù)器在輸入信號的半個周期內(nèi)對fc/K脈沖計數(shù)，若忽略各種誤差因數(shù)，其計數(shù)值為N，則有:N=fc/（2K*fin）　由以上兩式可得：fout=2K*fin即實現(xiàn)了對輸入信號頻率的2K倍頻。數(shù)字倍頻器中計數(shù)器的實質(zhì)是利用脈沖對輸入信號的周期進行填脈沖計數(shù)，實現(xiàn)周期測量。由于該模塊在工作的過程中連續(xù)地測量輸入信號的周期，所以它又是一個頻率計，同時兼有測頻與測周期的功能。：：倍頻器模塊端口設(shè)計如下：module BP (fin,fout,fc,reset,K)。input fin,fc。 //clk時鐘100ns(10MHZ）input reset。 //reset高電平復(fù)位input [14:0]K。 //K是倍頻系數(shù)output fout。 //fout是鎖頻鎖相輸出、： K=2（4倍頻）倍頻器仿真 K=4（8倍頻）倍頻器仿真 全數(shù)字鎖相環(huán)倍頻器的頂層模塊設(shè)計為了把前面設(shè)計的幾個模塊連接起來，本設(shè)計還需要一個全數(shù)字鎖相環(huán)的頂層模塊。全數(shù)字鎖相環(huán)頂層模塊端口設(shè)計如下：module pll_top (fin,fout,se,clk,reset,enable,Kmode,pulse,n)。input fin,clk。 //clk時鐘100ns(10MHZ）input reset,enable。 //reset高電平復(fù)位，enable高電平有效input [2:0]Kmode。 //濾波計數(shù)器的計數(shù)模值設(shè)定output fout。 //fout是鎖頻鎖相輸出output pulse。 //pulse是倍頻輸出input [14:0]n。 //倍頻系數(shù)設(shè)定output se。 //鎖相信號頂層文件程序生成的連接圖詳見附錄二5 基于數(shù)字鎖相環(huán)的同步倍頻器仿真分析本次仿真選定的時鐘頻率是fclk=10MHZ，模數(shù)K=2，se為是否鎖相信號，2n為倍頻數(shù)。當輸入頻率fin=，倍頻系數(shù)分別為4(n=2)和8(n=4)時，根據(jù)se