【文章內(nèi)容簡(jiǎn)介】 要從 約束、綜合、布局布線、 RTL 級(jí)代碼等環(huán)節(jié)上找原因，也可以借助時(shí)序分析工具找原因。 （ 9） 時(shí)序分析 使用 EDA 軟件的時(shí)序分析功能能夠分析所有時(shí)鐘的頻率、周期、關(guān)鍵路徑和其他所有時(shí)鐘路徑上的延時(shí)信息，進(jìn)行建立時(shí)間和保持時(shí)間分析和輸入到輸出、輸入到寄存器、寄存器到輸出的延時(shí)分析等，從而可以找出不滿足時(shí)序關(guān)系的原因所在。時(shí)序分析是一個(gè)輔助功能，有時(shí)可以不做。 （ 10） 器件編程 指將適配后產(chǎn)生的編程文件下載到 FPGA/CPLD 器件中。下載的過(guò)程就是一個(gè)改寫(xiě)器件內(nèi)邏輯結(jié)構(gòu)的過(guò)程，故稱之為編程。下載使用專用的編程器或者下 載電纜。器件的編程接口一般使用 10 針 JTAG 插座。習(xí)慣上，對(duì) CPLD 器件的下載叫編程，對(duì) FPGA 器件的下載叫配置。 CPLD 器件基于 E2PROM 工藝或者 FLASH 工藝，掉電后信息不丟失。而 FGAP 器件基于 SRAM 查找表工藝，掉電后編程信息會(huì)丟失，在下次上電后需要重新加載編程文件。配置方式有多種模式，較常用的是 PS 模式 (調(diào)試時(shí)用 )和使用配置器件模式 (產(chǎn)品中使用 )，他是使用一個(gè) EPROM 型的配置芯片，先將編程數(shù)據(jù)燒寫(xiě)到配置芯片中，配置芯片跟 FPGA 使用專用接口引腳相連。這樣，上電后配置芯片自動(dòng)給 FPGA 加載編程數(shù) 據(jù)。也可使用單片機(jī)進(jìn)行配置。 （ 11） 系統(tǒng)驗(yàn)證 先將 FPGA 芯片在測(cè)試板上進(jìn)行功能驗(yàn)證，然后再到實(shí)際系統(tǒng)中驗(yàn)證。系統(tǒng)驗(yàn)證通過(guò)后就可以在產(chǎn)品中使用。至此， FPGA 芯片設(shè)計(jì)完成?，F(xiàn)在說(shuō)明系統(tǒng)設(shè)計(jì)與模塊設(shè)計(jì)的關(guān)系。上述的 FPGA 設(shè)計(jì)流程是一個(gè)具體設(shè)計(jì)的通用流程，對(duì)一個(gè)系統(tǒng)適用，對(duì)一個(gè)模塊也是相同的。一個(gè)模塊可以劃分為多個(gè)子模塊，子模塊又可以再分。可以將模塊看成一個(gè)子系統(tǒng)單獨(dú)進(jìn)行描述與仿真，但模塊設(shè)計(jì)必須滿足系統(tǒng)對(duì)他的要求。模塊設(shè)計(jì)相對(duì)簡(jiǎn)單，所以有些步驟可以省去，如系統(tǒng)行為描述與仿真等。是否可省視具體情況而定。系統(tǒng) 與模塊的關(guān)系是：系統(tǒng)是頂層模塊，他調(diào)用各個(gè)模塊并將這些模塊連接起來(lái)，然后作為一個(gè)整體進(jìn)行 FPGA 設(shè)計(jì)流程的處理。 第三章 電子密碼鎖的設(shè)計(jì)思想 系統(tǒng)原理框圖 本系統(tǒng)由主控芯片（ FPGA），鍵盤(pán)，顯示電路，報(bào)警電路和開(kāi) /關(guān)門(mén)電路組成，而主控芯片又可分為按鍵處理部分，控制部分和譯碼顯示部分。系統(tǒng)原理框圖如圖 所示： 圖 系統(tǒng)框圖 總體實(shí)現(xiàn)原理 本系統(tǒng)有 8 個(gè)按鍵， K0,K1,K2,K3,K4,K5 代表數(shù)字 09 共 10 個(gè)數(shù)字和 1 個(gè)確 認(rèn)鍵， 1個(gè)復(fù)位鍵。密碼長(zhǎng)度為四位，并且固化在鎖內(nèi)，輸入正確密碼后，按確認(rèn)鍵即可開(kāi)門(mén)，本系統(tǒng)設(shè)置為 LED D7 燈亮。在輸入密碼的過(guò)程中，當(dāng)用戶鍵入錯(cuò)誤密碼時(shí)，報(bào)警燈 LED D0 燈亮。按下復(fù)位鍵，可使報(bào)警停止，同時(shí)清除所有密碼顯示。 第四章 芯片主控 設(shè)計(jì) FPGA 有限狀態(tài)機(jī) 本設(shè)計(jì)是通過(guò) FPGA 有限狀態(tài)機(jī)來(lái)實(shí)現(xiàn)，設(shè)計(jì)有限狀態(tài)機(jī)最開(kāi)始的工作時(shí)要確定電路，包括哪些狀態(tài)，比如某個(gè)電路包括四個(gè)狀態(tài)， S0,S1,S2,S3。然后對(duì)所有狀態(tài)給出一個(gè)狀態(tài)編碼，比如為狀態(tài) S0 賦予編碼 00，為狀態(tài) S1 賦予編碼01，為狀 態(tài) S2 賦予編碼 10，為狀態(tài) S3賦予編碼 11。狀態(tài)編碼是狀態(tài)的標(biāo)識(shí)，保存在寄存器當(dāng)中，對(duì)于此編碼形式，只需一個(gè) 2 位的寄存器就可以了。 FSM Encoding Style 主要有： Binary Encoding One Hot Encoding Gray Encoding 鍵盤(pán) 按鍵處理 主控部分 譯碼顯示 顯示 開(kāi) /關(guān)門(mén)電路 報(bào)警電路 FPGA 表 二進(jìn)制與一位熱碼的特性比較 狀態(tài)機(jī)可以認(rèn)為是組合邏輯和寄存器邏輯的特殊租戶，它一般包括兩個(gè)部分：組合邏輯部分和寄存器邏輯部分。寄存器用于存儲(chǔ)狀態(tài)，組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號(hào)。狀態(tài)機(jī)的下一個(gè)狀態(tài)及輸出，不 僅與輸入信號(hào)有關(guān)，而且還有寄存器當(dāng)前所處的狀態(tài)有關(guān)。 設(shè)計(jì)流程 本次密碼鎖的設(shè)計(jì)，有限狀態(tài)機(jī)應(yīng)該包括以下?tīng)顟B(tài)：密碼為輸入前的等待狀態(tài)、輸入密碼時(shí)的等待狀態(tài)、輸入密碼正確時(shí)的通過(guò)狀態(tài)、輸入密碼錯(cuò)誤時(shí)的警報(bào)狀態(tài)。 圖 主有效狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換圖 其中當(dāng)密碼輸入時(shí)又可包括以下?tīng)顟B(tài)，正常輸入狀態(tài)、異常輸入狀態(tài)（包括命令狀態(tài)）、輸入確認(rèn)狀態(tài)。 下面的圖（圖是在程序編譯后， toolsNetlist_VewersRTL Vewer 得到的）表示了密碼輸入的時(shí)候的次狀態(tài)機(jī)，表示了 4個(gè)密碼輸入的順序狀態(tài)，以及輸入完成后的等待確認(rèn)狀態(tài)。 圖 次有效狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換 狀態(tài)編碼 狀態(tài)編碼主要有二進(jìn)制編碼、格雷編碼和一位獨(dú)熱編碼等方式。 格雷編碼時(shí)，相鄰狀態(tài)每次只有一個(gè)比特位產(chǎn)生變化，這樣減少了瞬變的次數(shù)，也減少了產(chǎn)生毛刺和一些狀態(tài)的可能。 采用一位獨(dú)熱編碼，雖然多用了觸發(fā)器，當(dāng)可以有效節(jié)省和簡(jiǎn)化組合電路。對(duì)于寄存器數(shù)量多而邏輯相對(duì)缺乏的 FPGA 器件來(lái)說(shuō)，采用一位獨(dú)熱編碼可以有效提高電路的速度和可靠性，也有利于提高器件資源的利用率。 將產(chǎn)生狀態(tài)的組合邏輯電路和用于保存狀態(tài)的寄存器分別寫(xiě)在不同的always 塊中。其中主要包括：輸出控制部分、警報(bào)計(jì)時(shí)部分、鎖打開(kāi)后的計(jì)時(shí)部分、比較密碼部分、記錄密碼部分和記錄錯(cuò)誤次數(shù)的部分 密碼的輸入 本次密碼鎖的密碼輸入采用 FPGA芯片上的 8位單個(gè)按鍵 ,考慮到按鍵數(shù)目不夠，采用了一位按鍵作為功能轉(zhuǎn)換按鍵；即前 5位按鍵輸入 0~4，同時(shí)按下功能轉(zhuǎn)換按鍵時(shí)，按鍵 0~4 即轉(zhuǎn)換為按鍵 5~9，這就彌補(bǔ)了按鍵數(shù)目的不足。最 后兩位按鍵設(shè)定為確認(rèn)輸入按鍵和復(fù)位按鍵。密碼輸入完成后可以按確認(rèn)鍵檢驗(yàn)密碼的正誤，報(bào)警、輸入錯(cuò)誤或者其他情況可以按復(fù)位按鍵重新輸入。 另外由于按鍵的時(shí)候同時(shí)會(huì)引起狀態(tài)機(jī)的轉(zhuǎn)換，所以如果按鍵的時(shí)候?qū)Π存I判斷次數(shù)過(guò)多會(huì)產(chǎn)生狀態(tài)的過(guò)快轉(zhuǎn)換，記錄的密碼和數(shù)碼管的顯示就同時(shí)會(huì)出現(xiàn)錯(cuò)誤，因此在按鍵部分加入了消除多重按鍵的程序，只檢測(cè)一次按鍵的下降沿，解決了這個(gè)問(wèn)題。 密碼記錄與比較 程序設(shè)定了一個(gè)寄存器用來(lái)記錄輸入的密碼。當(dāng)次有效狀態(tài)機(jī)（即密碼輸入的狀態(tài)機(jī)）發(fā)生轉(zhuǎn)換并且有密碼輸入時(shí)，程序會(huì)記錄下輸入的密碼在寄 存器的其中 4 位里面，最后次有效狀態(tài)轉(zhuǎn)換到確認(rèn)密碼的狀態(tài)時(shí)，會(huì)將記錄下的密碼與固化在鎖內(nèi)的密碼進(jìn)行對(duì)比，正確即將主狀態(tài)機(jī)轉(zhuǎn)換到通過(guò)階段，錯(cuò)誤則將狀態(tài)機(jī)轉(zhuǎn)換到報(bào)警階段。其中正確錯(cuò)誤的狀態(tài)轉(zhuǎn)換是通過(guò)控制相應(yīng)的標(biāo)志位實(shí)現(xiàn)的。 密碼的顯示 密碼顯示采用數(shù)碼管動(dòng)態(tài)掃描顯示，初始時(shí)顯示密碼為 4位 0，當(dāng)輸入密碼后數(shù)碼管的第一位、第二位、第三位、第四位會(huì)依次顯示輸入的密碼，錯(cuò)誤后復(fù)位可以重新輸入。密碼顯示采用的是記錄密碼的寄存器的數(shù)據(jù)，顯示掃描的掃描時(shí)間設(shè)置為 1ms 左右，這樣顯示不會(huì)出現(xiàn)閃爍或者殘影。 第五章 編程、 編譯與 仿真 本節(jié)主要是闡述設(shè)計(jì)在 Quartus II 軟件中實(shí)現(xiàn)編譯與仿真。 在 Quartus II 在輸入源程序后，我們需要建立一個(gè)工程，在工程中我們要把設(shè)計(jì)文件加入工程中；然后選擇仿真器和綜合器類型值得注意的是如果選擇默認(rèn)的“ NONE” ,表示選擇 Quartus II 軟件中自帶的仿真器和綜合器，結(jié)合自己的設(shè)計(jì)，在此我選擇默認(rèn)項(xiàng)“ NONE”；最后選擇目標(biāo)芯片。在“ Family”欄選擇芯片系列，在此我選擇“ Cyclone”系列再選擇此系列的具體芯片 EP1C6Q240C8。 工程建立以后，可以進(jìn)行源程序的編 譯。選擇“ Processing” Start Compilation,啟動(dòng)全程編譯。 編譯后產(chǎn)生的報(bào)告如下所示： 圖 編譯后產(chǎn)生的統(tǒng)計(jì)報(bào)告 編譯成功后，就可以進(jìn)行波形的仿真。