【文章內(nèi)容簡(jiǎn)介】 器件通過硬件電路來(lái)實(shí)現(xiàn)所有的算法 ,提高 了 系統(tǒng)的可靠保密性。 FPGA 數(shù) 萬(wàn) 次的 重寫 ,與 基于單片機(jī)的電子密碼鎖 相比， FPGA 構(gòu)成系統(tǒng)設(shè)備 的可靠安全性得到提高 ,而且 更新 和升級(jí) 更加方便 。 經(jīng)過 設(shè)計(jì) 了解 FPGA 系統(tǒng)設(shè)計(jì)的 構(gòu)想 ,并 學(xué)習(xí) FPGA 設(shè)計(jì) 所用到的 軟件 ,以及 Verilog 硬件語(yǔ)言的使用 ,掌握 電子密碼 的設(shè)計(jì)步驟 ,增強(qiáng) 專業(yè)知識(shí) ， 為以后的工作實(shí)踐經(jīng)驗(yàn)建立基礎(chǔ)。本系統(tǒng)采用人們比較熟悉的數(shù)字鍵盤來(lái)實(shí)現(xiàn)，通過 Verilog 語(yǔ)言來(lái)編碼實(shí)現(xiàn)相應(yīng)數(shù)值的輸入。在密碼鎖控制模塊、顯示模塊中， Verilog 的運(yùn)用使得許多硬件邏輯電路代碼化，大大降低了硬件制作的困難，通過可編程邏輯電路省去了許多硬件芯片，簡(jiǎn)化 系統(tǒng)結(jié)構(gòu)，降低成本，提高了系統(tǒng)的保密性和可靠性。而且 FPGA 的可擦除功能使得系統(tǒng)的修改和更新變得十分容易。本文介紹的密碼鎖系統(tǒng)最大的另一個(gè)優(yōu)勢(shì)在于貼近現(xiàn)實(shí)生活，具有使用價(jià)值，在設(shè)計(jì)過程中充分考慮了生活中會(huì)遇到的各種情況。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 2 1 電子密碼鎖原理 編碼總量 的確定 編碼總量即密鑰量定義為 NT 所以 隨機(jī)試驗(yàn)開鎖 概率定義為： NTP 1? 公式 () 其中 P 為開鎖成功 的隨機(jī) 概率， 所以 NT 有一個(gè)合理的區(qū)間。 NTL 選擇下限使密碼鎖可能落在隨機(jī)外操作成功 。 如果開鎖一次要用掉 t的時(shí)間 ，隨機(jī)試驗(yàn)測(cè)試中 ， 那么 將 NT 分為 n段并期望在 1/n 段的 1/2 處開鎖成功。此時(shí) nP 21? 公式 () 所以 隨機(jī)開鎖試驗(yàn) 預(yù)期 成功的時(shí)間為： NTntTr ?? 2 公式 () 如果保護(hù)系統(tǒng)的設(shè)計(jì)沒有加入錯(cuò)誤的輸入，在隨機(jī)開啟測(cè)試時(shí)間時(shí) 隨機(jī)開鎖試驗(yàn)的時(shí)間為 TEN，則： xN TLntTNE )2( ?? 其中 x 為最低安全系數(shù) 公式 () 試驗(yàn)說(shuō)明 系統(tǒng)設(shè)計(jì)安全保密性 主要依靠的是密鑰量的大小 。 總之 ，當(dāng)選定 NT 之后，要使安全性保密性越強(qiáng)則 NTH 就要越大 ，但 常 取 NTH=(10～ 1000)NTL 在設(shè)計(jì)中 。 編碼制式 的選擇要考慮到 NT 的大小， 有 如下三種： （ 1） 每位密碼都可以相同 ： aiNT?1 ； 公式（ ） （ 2） 相鄰密碼不能相同 ： aiaNT )1(2 ?? ； 公式（ ） （ 3） 每位密碼都不可以相同 ： aiiaaaNT )1....()1(3 ???? 。 公式（ ） A 代表 ， i 代表 位數(shù)， a 和 i 的 選擇要符合 NT≥ NTL ， a=2， 3， 4， 10， 12， 14，16。 當(dāng) a=10， i=6 時(shí) 可以 得 出 NT2 等于 0159NT 1， NT 3 等于 T1，所以 編碼制式重 碼與 NT 的關(guān)系非常大 。 此外，就算是相同制式 基底 的不同 對(duì) 密鑰 量 NT 也 會(huì)有影響，硬件電路的設(shè)計(jì) 也將伴隨著產(chǎn)生改變 。 本 設(shè)計(jì)使用 串行脈沖計(jì)數(shù) 方式作為密碼鎖口輸入，在 密碼鎖 設(shè)計(jì)中 采用十進(jìn)制編碼， 各位密碼可以一樣。 誤碼輸入保護(hù)措施 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 3 電子密碼鎖設(shè)計(jì)的主要目標(biāo)是保密安全性 ， 隨機(jī)試驗(yàn)測(cè)試是不可預(yù)見的 ， 所以必須加入 保護(hù)措施 錯(cuò)誤 輸入次數(shù) 設(shè)定為 三次， 當(dāng)錯(cuò)誤輸入 達(dá)到三次時(shí)主控電路 應(yīng)當(dāng)關(guān)閉，要使 系統(tǒng) 恢復(fù) 正常狀態(tài) 要采用以下的方式 ： （ 1） 管理員密碼 管理方式； （ 2） 設(shè)置系統(tǒng)恢復(fù)按鍵 ； （ 3）系統(tǒng)掉電 自動(dòng) 恢復(fù) ； 設(shè)計(jì)一個(gè)電子密碼鎖控制，具備以下功能，編程并測(cè)試 ： ； 密碼可以更改； ，按確認(rèn)鍵，三次輸入錯(cuò)誤鎖定密碼鎖； ，主人忘記密碼或者鎖定后解鎖使用。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 4 2 系統(tǒng)分析 FPGA 簡(jiǎn)介 FPGA 已有 超過十年的歷史 ， 在這十多年的發(fā)展 ,可編程設(shè)備有一個(gè)質(zhì)的飛躍 ,從最初的門只有 1200,到今天已經(jīng)達(dá)到 250000人 ,規(guī)模增加 250倍 ,供應(yīng)商也來(lái) 由 Xilinx 的獨(dú)霸天下 ,到 今天近 20制造商 群雄逐鹿 ,充分體現(xiàn)了可編程設(shè) 備的重要性和市場(chǎng)潛力。 FPGA 種類繁多 就 邏輯功能塊 來(lái)說(shuō) ， FPGA 可分為細(xì)粗粒度 FPGA。持續(xù)互連和分段互連的分類 是 根據(jù)不同的內(nèi)部連接?？芍貜?fù)編程和 一次 編程 也是 FPGA 的一種分類方式。 用于存放數(shù)據(jù)的 SRAM 和 互聯(lián)資源 (IR)及 可編程邏輯 模 塊 (CLB)和 輸入輸出模塊(IOB)構(gòu)成了 FPGA。 Xilinx SpartanⅡ芯片 的 內(nèi)部結(jié)構(gòu) 如下圖 。 可配置存儲(chǔ)器 靜態(tài)存儲(chǔ)器 是用來(lái) 配置 FPGA 的 邏輯功能， 經(jīng)過 對(duì) SRAM 的加電 實(shí)現(xiàn) 不同的 邏輯配置 ， 相應(yīng)芯片執(zhí)行自身 的邏輯功能。 可配置 邏輯塊（ CLB） 圖 32 CLB 結(jié)構(gòu)框圖 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 5 若干個(gè)多路轉(zhuǎn)換器 和 一對(duì)觸發(fā)器 以及 兩個(gè)獨(dú)立的四輸入邏輯函數(shù)發(fā)生器 組成了 CLB的內(nèi)部結(jié)構(gòu) 。 輸入 /輸出塊（ IOB） 圖 33 輸入輸出模塊 IOB 芯片外部引腳和內(nèi)部邏輯 的 界面 由 可配置的 IOB（見圖 33） 提供 ， 每 一個(gè)外部引腳 由一個(gè) IOB 控制。 模塊化設(shè)計(jì) FPGA 可編程技術(shù) 隨著時(shí)代 的發(fā)展， FPGA 設(shè)計(jì) 被應(yīng)用到越來(lái)越多復(fù)雜電路的設(shè)計(jì)中， 市場(chǎng)需求 使得設(shè)計(jì) 這些電子產(chǎn)品的周期 要 盡量縮短， 優(yōu)質(zhì) 的產(chǎn)品 較早的 推出 才能得到有效推廣 。 矛盾出現(xiàn)在 百萬(wàn)門以上的大規(guī)模 FPGA需求與 短的時(shí)間內(nèi)高質(zhì)量的完成設(shè)計(jì)。 投入更多的人力，進(jìn)行 協(xié)同設(shè)計(jì)、 并行工作 才是 解決這個(gè)矛盾的唯一 方法 。并行工作、協(xié)同設(shè)計(jì)工業(yè)生產(chǎn)中 往往采用較多 ，例如生產(chǎn)一部 手機(jī) ，可以在不同車間并行生產(chǎn)外殼、屏幕、主板等 ，然后統(tǒng)一將這些配件組裝起來(lái)即可。 嚴(yán)格控制部件的 公差標(biāo)準(zhǔn) ，手機(jī)部件之間的聯(lián)系越來(lái)越遠(yuǎn) ，運(yùn)用并行、協(xié)同工作方式 批量 生產(chǎn) 各個(gè) 零部件， 然后 將這些 散件組裝 起來(lái)的 高效 方法就是一種模塊化設(shè)計(jì)方法。 自上而下設(shè)計(jì)方法 從上至下的設(shè)計(jì)策略，根據(jù)設(shè)計(jì)的一般要求，從上到下，從系統(tǒng)的數(shù)學(xué)模型，對(duì)數(shù)據(jù)流進(jìn)行設(shè)計(jì)和仿真 ，設(shè)計(jì)指定系統(tǒng)的總體設(shè)計(jì)，硬件系統(tǒng)的最終實(shí)現(xiàn)。 Verilog 自頂向下的設(shè)計(jì)方法，反映了其基本結(jié)構(gòu)由實(shí)體的表觀特征和視覺行為和結(jié)構(gòu)的描述結(jié)構(gòu)，相同的實(shí)體可以有一個(gè)以上的結(jié)構(gòu)體 ，以便設(shè)計(jì)方案的選擇。 ASIC 芯片的制造過程是基于網(wǎng)表生成的網(wǎng)表，由芯片 FPGA 配置比特流文件生成是基于 FPGA。系統(tǒng)硬件設(shè)計(jì)是通過三種仿真，設(shè)計(jì)中存在的問題可以被早期發(fā)現(xiàn)，和傳統(tǒng)的自下而上的設(shè)計(jì)相比大大節(jié)省時(shí)間和成本，而且還有助于方案的選擇與綜合評(píng)價(jià)，這是硬件語(yǔ)言 Verilog 設(shè)計(jì)系統(tǒng)硬件的最大優(yōu)勢(shì)。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 6 Verilog 硬件描述語(yǔ)言 Verilog 硬件 描述 語(yǔ)言從抽象層次上 描畫 硬件的功能、信號(hào)連接 聯(lián)系和 定時(shí)關(guān)系。設(shè)計(jì)流程如下圖。 模塊 的描述方式 在 Verilog 語(yǔ)言中，對(duì) 模塊有 三種描述方式，建模方法 各有不同 。 行為描述方式 行為描述方式是 抽象的 對(duì) 數(shù)學(xué)模型的 描述 。 通過關(guān)系 運(yùn)算、 算數(shù) 運(yùn)算、 傳輸 延時(shí)和慣性 延時(shí)等難以或不能進(jìn)行邏輯綜合的 Verilog 語(yǔ)句 在程序中 。 RTL 描述方式 RTL 描述方式 是一種能進(jìn)行邏輯綜合描述的描述方法 ， 處于結(jié)構(gòu) 描述和 行為 描述之間 的一種描述方式 。 結(jié)構(gòu)描述方式 結(jié)構(gòu)描述 的 是子元件及之間的連線。 相對(duì)于 行為描述的端口與硬件端口的對(duì)應(yīng)關(guān)系 結(jié)構(gòu)描述 所描述的端口與硬件端口之間的對(duì)應(yīng)關(guān)系要更容易明白。它可以將現(xiàn)有的設(shè)計(jì)成果 直接 地 運(yùn) 用到新的設(shè)計(jì) 中去，使得設(shè)計(jì)效率大大提高。 總體方案 編寫 Verilog代碼 軟件模擬 綜 合 ； 面 向FPGA和 ASIC 網(wǎng)表 硬件驗(yàn)證 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 7 3 系統(tǒng)設(shè)計(jì) 本 設(shè)計(jì) 是 一個(gè)電子密碼鎖控制，具備以下功能 ： ，設(shè)置的密碼共 4位，用數(shù)碼管顯示 ； 密碼可更改 ； ，按確認(rèn)鍵，三次輸入錯(cuò)誤鎖定密碼鎖； ，主人忘記密碼或者鎖定后解鎖使用。 系統(tǒng)分為四個(gè)模塊分別為輸入模塊、 主控模塊、報(bào)警模塊和顯示模塊系統(tǒng)框圖如圖 。 圖 系統(tǒng)框圖 （ 1） 密碼 的 輸入 采用矩陣 鍵盤 輸入 。 （ 2） 控制電路 由 數(shù)據(jù)緩沖存儲(chǔ)器 ,密碼清除和修改 ,密碼存儲(chǔ) ,觸發(fā) 電動(dòng)鎖電路 (注冊(cè)明確信號(hào)生成電路 ),數(shù)值比較電路 ,打開 /關(guān)閉門鎖電路 等 一些小的功能電路。 （ 3） 密碼顯示電路 的功能是編碼 BCD 碼 。 本設(shè)計(jì)就是將 數(shù)據(jù)的 BCD 碼 編碼 成數(shù)碼器 可識(shí)別的 七段顯示驅(qū)動(dòng)編碼 然后在數(shù)碼管顯示出來(lái) 。 （ 4） 報(bào)警模塊采用 頻率為 1000Hz 用來(lái) 控制 蜂鳴器 鳴叫。 頂層實(shí)體說(shuō)明的 Verilog 語(yǔ)言程序 在采用自頂向下 的設(shè)計(jì)方法時(shí) ， 設(shè)計(jì)人員所要做的第一步就是描述系統(tǒng)頂層模塊的對(duì)外接口 ， 如圖 所示。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 8 圖 系統(tǒng)頂層模塊的對(duì)外接口 頂層結(jié)構(gòu)體的設(shè)計(jì) 電子密碼鎖的 頂層模塊 編寫 在 高的層次上進(jìn) 行 ,設(shè)計(jì)人員編寫實(shí)際控制器之前 可以對(duì) 控制器等功能進(jìn)行 確認(rèn) 。 一般 頂層模塊的結(jié)構(gòu) 體是 電路設(shè)計(jì)的系統(tǒng) 標(biāo)準(zhǔn) 。 數(shù)字 密碼 是串行輸入 比較器將對(duì)輸入的密碼一一比較，每收到一個(gè)密碼 計(jì)數(shù)器狀態(tài)加 1。 直至為 4 時(shí) 密碼已全部送入 ,控制器 將 進(jìn)入開鎖狀態(tài)。 READY、 LOCK_OFF 和 數(shù)字密碼 一樣都是由按鍵產(chǎn)生 ,所以 必須 增加 消抖和同步化電路模塊 ,從而使 系統(tǒng)能捕捉到輸入 信號(hào) ,同時(shí)保證每按一鍵只 接受一個(gè)脈沖信號(hào) 。系統(tǒng) 擁有 報(bào)警信號(hào) ,采用 單頻信號(hào) 1000Hz 來(lái) 控制 蜂鳴器 報(bào)警。 至此為止 ,已經(jīng)對(duì)電子密碼鎖中除控制器外的所有受控部分的電路模塊進(jìn)行了分析。 圖 系統(tǒng)的狀態(tài)轉(zhuǎn)移圖 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 9 （ 1） 建立等待狀態(tài) 按下 WAIT _T 鍵 后 ,系統(tǒng)將會(huì) 進(jìn)入等待狀態(tài) 。 等待狀態(tài)采用圖 所示的框圖來(lái)表示。 圖 等待狀態(tài)流程圖 （ 2） 準(zhǔn)備操作狀態(tài) 系統(tǒng)的準(zhǔn)備操作狀態(tài)是在按下 WklTT 鍵后 發(fā)出 READY 信號(hào) ,系統(tǒng)轉(zhuǎn)入到第三狀態(tài) ,則進(jìn)入開鎖 。如圖 所示。 圖 電子密 碼鎖控制器的流程圖 （ 3） 輸入密碼操作狀態(tài) 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 10 進(jìn) 第三 狀態(tài) 即輸入密碼操作狀態(tài) ,EN 信號(hào)變?yōu)橛行?,密碼數(shù)字及開鎖信號(hào) 允許被 輸入。 （ 4） 開鎖操作狀態(tài) 第四狀態(tài) ,首先區(qū)分輸入 是數(shù)據(jù)信號(hào)還是 LOCK_OFF 信號(hào) ，如果 是 LOCK_OFF 信號(hào) ,則發(fā)出 SLT 信號(hào) ,點(diǎn)亮 開鎖指示 燈 LT；如果 是數(shù)據(jù)信號(hào) ,馬上 報(bào)警 ， 要使、 其返回到輸入密碼操作狀態(tài) 則 在接收信號(hào)以前按動(dòng) READY 鍵系統(tǒng)將發(fā)出 RESET_CNT 信號(hào)。 （ 5） 報(bào)警操作狀態(tài) 按下 READY 鍵 系統(tǒng) 回到第三狀態(tài) ；按 LOCK_OFF 鍵 ,系統(tǒng)將 進(jìn)入報(bào)警返回狀態(tài)。 （ 6） 報(bào)警 恢復(fù) 狀態(tài) 報(bào)警狀 態(tài)為最后狀態(tài) ,按下 SETUP 鍵 將回到 等待狀態(tài)。 圖 詳細(xì)表明了上述的控制器的具體流程 ,這種流程圖也稱為算法狀態(tài)流程圖（ ASM） ,它描述了電子密碼鎖系統(tǒng)的具體功能。 頂層結(jié)構(gòu)體的 Verilog 語(yǔ)言程序 就是根據(jù)電子密碼鎖的結(jié)構(gòu)框圖寫出來(lái)的 ,所以 頂層結(jié)構(gòu)體 明確了 系統(tǒng)的各個(gè)模塊以及各個(gè)模塊之間的連接關(guān)系。 底層模塊的分析、實(shí)現(xiàn)與仿真 前面已經(jīng)討論了電子密碼鎖的原理以及頂層設(shè)計(jì) ,現(xiàn)在進(jìn)一步分析控制部分和受控部分的具體設(shè)計(jì)思路。本節(jié)將重點(diǎn)討論受控部分中所包含的各個(gè)底層模塊的實(shí)現(xiàn)以及它們的 Verilog 語(yǔ)言程 序設(shè)計(jì)與仿真 ,控制部分的實(shí)現(xiàn)將在下一節(jié)中討論。 輸入消抖同步電路 鍵盤密碼 輸入 需要 同步消抖電路 ， 按鍵 輸入 的密碼數(shù)字設(shè)計(jì) 成 低電平有效。用來(lái)描述輸入消抖同步電路功能的 Verilog 語(yǔ)言程序（