【正文】 5 5 Verilog 硬件描述語(yǔ)言 6 模塊的描述方式 6 3 系統(tǒng)設(shè)計(jì) 7 7 頂層實(shí)體說(shuō)明的 Verilog 語(yǔ)言程序 7 頂層結(jié)構(gòu)體的設(shè)計(jì) 8 底層模塊的分析、實(shí)現(xiàn)與仿真 10 10 編碼電路 10 比較電路 11 預(yù)置密碼電路 11 計(jì)數(shù)器選擇電路 12 控制指示燈電路 12 分頻電路 12 七段顯示譯碼電路 13 控制器模塊的分析 14 系統(tǒng)的 RTL 分析 15 4 總結(jié) 17 致謝 18 參考文獻(xiàn) 19 附錄 Verilog 程序 20 1. 預(yù)置密碼電路程序 20 2. 比較電路的程序清單 20 3. 七段顯示譯碼電路程序清單 22 4. 分頻電路的程序清單 23 5. 數(shù)碼管顯示電路程序清單 23 6. 確認(rèn)輸入程序清單 24 7. 開(kāi)鎖指示程序清單 24 8. 密碼清除程序清單 25 9. 鍵盤掃描程序清單 26 I 摘要 隨著電子技術(shù)的發(fā)展 ， 越來(lái)越多的 機(jī)械式密碼鎖 被 電子密碼鎖 所替代 ， 同時(shí) 電子密碼鎖 自身也在不斷的更新?lián)Q代 ，基于單片機(jī)技術(shù)的 電子密碼鎖 設(shè)計(jì) 較 多同時(shí)也有 PCB 板和 PLC 的 設(shè)計(jì)。 2． 本課題需要重點(diǎn)研究的關(guān)鍵問(wèn)題、解決的思路及實(shí)現(xiàn)預(yù)期目標(biāo)的可行性分析 (1)重點(diǎn)研究的關(guān)鍵問(wèn)題 ： 課題主要解決基于 FPGA 的電子密碼鎖設(shè) 計(jì)其中分為系統(tǒng)硬件和軟件兩方面的問(wèn)題，硬件方面要解決 FPGA 可編程器件與其外圍電路的接口設(shè)計(jì)的問(wèn)題；軟件方面主要問(wèn)題是利用 Verilog 語(yǔ)言完成基于 FPGA 的電子密碼鎖的編程問(wèn)題。電子鎖只需記住密碼，無(wú)需攜帶金屬鑰匙，免除了人們攜帶金屬鑰匙的煩惱，而被越來(lái)越多的人所欣賞。 每周聽(tīng)取學(xué)生工作匯報(bào)，并進(jìn)行專門指導(dǎo)至少 1～ 2 次； 隨時(shí)解決學(xué)生設(shè)計(jì)中遇到的問(wèn)題。 本人完全清楚本聲明的法律后果，申請(qǐng)學(xué)位論文和資料若有不實(shí)之處，本人愿承擔(dān)相應(yīng)的法律責(zé)任。隨著電子技術(shù)的發(fā)展，各類電子產(chǎn)品應(yīng)運(yùn)而生，電子密碼鎖就是其中之一。 目前，在西方發(fā)達(dá)國(guó)家，電子密碼鎖技術(shù)相對(duì)先進(jìn)，種類齊全，電子密碼鎖已被廣泛應(yīng)用于智能門禁系統(tǒng)中，通過(guò)多種更加安全，更加可靠的技術(shù)實(shí)現(xiàn)大門的管理。通常 FPGA 都有著上萬(wàn)次的重寫次數(shù)，也就是說(shuō)現(xiàn)在的硬件設(shè)計(jì)和軟件設(shè)計(jì)一樣靈活、方便。 本設(shè)計(jì)使用 Verilog 語(yǔ)言程序描述 各個(gè) 模塊以及 每個(gè) 模塊之間的連接關(guān)系 ,這里將電子密碼鎖電路為 4 個(gè)模塊 ,它們分別是 輸入輸出模塊、主控模塊、顯示模塊和報(bào)警模塊。 經(jīng)過(guò) 設(shè)計(jì) 了解 FPGA 系統(tǒng)設(shè)計(jì)的 構(gòu)想 ,并 學(xué)習(xí) FPGA 設(shè)計(jì) 所用到的 軟件 ,以及 Verilog 硬件語(yǔ)言的使用 ,掌握 電子密碼 的設(shè)計(jì)步驟 ,增強(qiáng) 專業(yè)知識(shí) ， 為以后的工作實(shí)踐經(jīng)驗(yàn)建立基礎(chǔ)。此時(shí) nP 21? 公式 () 所以 隨機(jī)開(kāi)鎖試驗(yàn) 預(yù)期 成功的時(shí)間為： NTntTr ?? 2 公式 () 如果保護(hù)系統(tǒng)的設(shè)計(jì)沒(méi)有加入錯(cuò)誤的輸入，在隨機(jī)開(kāi)啟測(cè)試時(shí)間時(shí) 隨機(jī)開(kāi)鎖試驗(yàn)的時(shí)間為 TEN，則： xN TLntTNE )2( ?? 其中 x 為最低安全系數(shù) 公式 () 試驗(yàn)說(shuō)明 系統(tǒng)設(shè)計(jì)安全保密性 主要依靠的是密鑰量的大小 。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 4 2 系統(tǒng)分析 FPGA 簡(jiǎn)介 FPGA 已有 超過(guò)十年的歷史 ， 在這十多年的發(fā)展 ,可編程設(shè)備有一個(gè)質(zhì)的飛躍 ,從最初的門只有 1200,到今天已經(jīng)達(dá)到 250000人 ,規(guī)模增加 250倍 ,供應(yīng)商也來(lái) 由 Xilinx 的獨(dú)霸天下 ,到 今天近 20制造商 群雄逐鹿 ,充分體現(xiàn)了可編程設(shè) 備的重要性和市場(chǎng)潛力。 輸入 /輸出塊（ IOB） 圖 33 輸入輸出模塊 IOB 芯片外部引腳和內(nèi)部邏輯 的 界面 由 可配置的 IOB（見(jiàn)圖 33） 提供 ， 每 一個(gè)外部引腳 由一個(gè) IOB 控制。 ASIC 芯片的制造過(guò)程是基于網(wǎng)表生成的網(wǎng)表，由芯片 FPGA 配置比特流文件生成是基于 FPGA。 結(jié)構(gòu)描述方式 結(jié)構(gòu)描述 的 是子元件及之間的連線。 本設(shè)計(jì)就是將 數(shù)據(jù)的 BCD 碼 編碼 成數(shù)碼器 可識(shí)別的 七段顯示驅(qū)動(dòng)編碼 然后在數(shù)碼管顯示出來(lái) 。系統(tǒng) 擁有 報(bào)警信號(hào) ,采用 單頻信號(hào) 1000Hz 來(lái) 控制 蜂鳴器 報(bào)警。 （ 5） 報(bào)警操作狀態(tài) 按下 READY 鍵 系統(tǒng) 回到第三狀態(tài) ；按 LOCK_OFF 鍵 ,系統(tǒng)將 進(jìn)入報(bào)警返回狀態(tài)。除此方法消抖外，還可以應(yīng)用延時(shí)的方法來(lái)實(shí)現(xiàn)消抖。 圖 比較電路的仿真波形 從圖中容易分析出，只有輸入 ABCDEFG 具有相同的電平時(shí)，輸出 T 才為高電平，其余均為低電平。 圖 計(jì)數(shù)器電路的仿真波形 從圖中可以看出，只有在輸入 B為低電平時(shí)， C,D 才開(kāi)始變化，當(dāng) CD=11 時(shí)，輸出E 變?yōu)楦唠娖剑⑶乙恢背掷m(xù)到 B 發(fā)生變化，即產(chǎn)生復(fù)位信號(hào)。 七段顯示譯碼電路的 Verilog 語(yǔ)言程序 描述 詳見(jiàn)附錄 1?？刂破髟谙到y(tǒng)中只有一個(gè) ,它只占硬件的很小一部分 ,因此對(duì)控制器的設(shè)計(jì)常常不是從 電路如何最簡(jiǎn)單入手 ,而是考慮邏輯清楚 ,便于修改。 本文介紹的電子密碼鎖的設(shè)計(jì)方法比較綜合，從密碼的輸入、判斷一直到密碼錯(cuò)誤后的防盜報(bào)警都使用 可編程邏輯器件來(lái)實(shí)現(xiàn)，而且電路所需實(shí)現(xiàn)的所有功能均使用Verilog 語(yǔ)言來(lái)描述，使得電路的制作集成化、綜合化，而且易于修改。同時(shí) 系統(tǒng)中還加入了多個(gè)顯示模塊，包括輸入數(shù)據(jù)、輸入密碼次數(shù)、錯(cuò)誤的次數(shù)以及各種工作狀態(tài)的指示燈等等。 input clk。 out3=1。 data10) begin out1=data。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 21 input rst。 out2=out3。 out4=out3。 r=3。amp。amp。 t=t+1。b1111001。h4: oSEG = 739。 // | | 439。b0011000。b1111111。 end else t=t+1。 input [3:0]a1,a2,a3,a4,b1,b2,b3,b4。 t=1。 439。 439。 input en。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 25 input clk。 else if(t==0) t=t。 input clk。 endmodule module key44(clk_sys,clk,H,L,data,en)。d0, s1=439。d8。 else begin state=s2。B1111) state=s2_wait。 end s3:begin if(L!=439。B0111。B0111。 end end s2_wait:if (L==439。B1111) begin state=s2。H=439。d4, s3=439。 input [3:0]L。 always (posedge clk) if(en==1 amp。 else if(t1==0) t1=t1。 reg [63:0]t,t1。a