【正文】 的。 它 以 Verilog HDL 硬件描述 語(yǔ) 言作 為 平臺(tái)， 結(jié) 合 動(dòng) 手實(shí)驗(yàn) 而完成的。 3)設(shè)置計(jì)分電路，每組開(kāi)始時(shí)設(shè)置為 6 分，搶答后由主持人計(jì)分，答對(duì)一次加 1 分，錯(cuò)一次減 1 分。 FPGA 基本特點(diǎn) FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置 邏 第 2 頁(yè) 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的工作原理 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM進(jìn)行編程。 FPGA有多種配置模式：并行主模式為一片 FPGA加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 搶答器 系 統(tǒng)設(shè)計(jì) 方案 根據(jù)系 統(tǒng)設(shè)計(jì) 要求可知，系 統(tǒng) 的 輸 入信 號(hào) 有：各 組 的 搶 答按 鈕 4，系 統(tǒng)清 零信號(hào) CLR，系 統(tǒng)時(shí)鐘 信 CLK， 計(jì) 分 復(fù) 位端 RST，加分按 鈕 端 ADD， 計(jì)時(shí)預(yù) 置控制端 LDN， 計(jì)時(shí) 使能端 EN， 計(jì)時(shí)預(yù) 置 數(shù) 據(jù) 調(diào) 整按 鈕 TA、 TB；系 統(tǒng) 的 輸 出信 號(hào) 有：四 個(gè)組搶 答成功 與 否的指示燈控制信 號(hào)輸 出口 LEDA、 LEDB、 LEDC、 LEDD，四 個(gè)組搶 答 時(shí) 的 計(jì)時(shí)數(shù)碼顯 示控制信 號(hào) 若干， 搶答成功 組別顯 示的控制信 號(hào) 若干 ，各 組計(jì) 分 動(dòng)態(tài)顯 示的控制信 號(hào) 若干。 圖 23 搶答器原理圖 圖 24 顯示蜂鳴原理圖 第 6 頁(yè) 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 圖 25 EP1C3T144C8 接口原理圖 系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端 EN 時(shí)，搶答器開(kāi)始工作， 4 四位搶答者誰(shuí)最先搶答成功則此選手的臺(tái)號(hào)燈（ LED1~LED4）將點(diǎn)亮，并且主 持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺(tái)號(hào)；接下來(lái)主持人提問(wèn)，若回答正確，主持人按加分按鈕，搶答積分模塊將給對(duì)應(yīng)的組加分，并將組的總分顯示在對(duì)應(yīng)的選手計(jì)分?jǐn)?shù)碼管上。//輸出口 reg Sig1=139。b0。//初始化各個(gè)標(biāo)志位和參數(shù) Sig1=139。//各個(gè)按鍵對(duì)應(yīng)的 LED 控制端 Led=839。b0)//如果按鍵 1 按下 begin EnFlat=139。 BuClk=139。b00011010。 Led=839。b0。//蜂鳴器發(fā)聲 BuL = BuL + 839。b1。還有我們還需要去不斷的鍛煉 我們的創(chuàng)新思維 ，只有這樣該課 程設(shè)計(jì)才能發(fā)揮最大的作用。 Led2=839。 Led2=839。 Led2=839。 Led2=839。 //當(dāng)主持人判定選手的回答正確時(shí)，按下 add 鍵進(jìn)行加分操作 else if(stu) score2=score21。 End 倒計(jì)時(shí)模塊 begin if(EnFlat==139。b1。b0。 //蜂鳴器標(biāo)志位復(fù)位 Buzzer=139。 //選手號(hào)靜態(tài)數(shù)碼管 (數(shù)碼管為共陽(yáng)極 )的控制端 ,有 8 位 Led3=839。 score3=4’d5。hf9。h4: Led3 = 839。 //顯示 6 439。h90。 主要參考資料： 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 .2020 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社 .2020 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 年 月 日 西華大學(xué)電氣信息學(xué)院 課 程 設(shè) 計(jì) 考 核 表 課程設(shè) 計(jì)名稱 EDA 技術(shù)課程設(shè)計(jì) 課程設(shè)計(jì)題目 基于 FPGA 智力搶答器的設(shè)計(jì) 學(xué)生姓名 何 任 董興家 張 帥 年級(jí) 2020 級(jí) 專業(yè) 信息工程 學(xué)號(hào) 362020080609210 362020080609204 362020080609205 指導(dǎo)教師 楊坤明 職稱 副教授 單位 信息工程系 課程設(shè)計(jì)起止日期 評(píng)語(yǔ)： 指導(dǎo)教師 ： 年 月 日 課程設(shè)計(jì)成績(jī)： 系（部）審核意見(jiàn)： 簽 字： 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 課 程 設(shè) 計(jì) 說(shuō) 明 書(shū) 課程設(shè)計(jì)名稱： EDA 技術(shù)課程設(shè)計(jì) 題 目： 基于 FPGA 智力搶答器的設(shè)計(jì) 專 業(yè)： 信息工程 年 級(jí)： 2020 級(jí) 學(xué) 生： 何 任 362020080609210 董興家 362020080609204 張 帥 362020080609205 指導(dǎo)教師： 楊坤明 完成日期： 成績(jī)： 。ha: Led3 = 839。hf8。 //顯示 4 439。h2: Led3 = 839。 //各組分?jǐn)?shù)重置 answer=8’hff。 BuClk=139。 //蜂鳴器停掉 end End 重置模塊 if(clr) //按下 clr 鍵以后各組參數(shù)重置，整個(gè)比賽重新開(kāi)始 begin EnFlat=139。d1。b0) //倒計(jì)時(shí)結(jié)束還沒(méi)有按鍵按下，則搶答停止且蜂鳴器響 EnFlat=139。d48000000) //計(jì)時(shí)實(shí)現(xiàn) 1HZ 分頻 t=t+3239。 end if(answer ==3’d3)//第三組加減分 begin begin if(add) score3=score3+1。 BuClk=139。 BuClk=139。 BuClk=139。 BuClk=139。 第 11 頁(yè) 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 5 參考文獻(xiàn) 王金明 .數(shù)字系統(tǒng)設(shè)