【導(dǎo)讀】前的搶答器大部分都是基于傳統(tǒng)數(shù)字電路組成的。成品面積大，安裝、維護(hù)困難。由于近年來(lái)電子技術(shù)發(fā)展迅速，逐漸出現(xiàn)用現(xiàn)場(chǎng)可編輯邏輯。自己的專用集成電路器件。制作過(guò)程簡(jiǎn)單，而且安裝、維護(hù)簡(jiǎn)單。本設(shè)計(jì)是以四路搶答為基本概念。它以VerilogHDL硬件描述語(yǔ)言作為平臺(tái)，結(jié)合動(dòng)手。本搶答器的電路主要有四部分組成：鑒別鎖存電路、FPGA主芯片EP1C3T144C8. 源程序編寫和硬件下載。

　　

【正文】 1。 else begin t=3239。d0。 Led1=839。b11111111139。b1。 //Led1 左移一個(gè)單位，實(shí)現(xiàn)一秒的倒計(jì)時(shí) end end if(Led1==839。b0) //倒計(jì)時(shí)結(jié)束還沒(méi)有按鍵按下，則搶答停止且蜂鳴器響 EnFlat=139。b0。 BuClk=139。b1。 End 蜂鳴器模塊 begin if(BuClk==139。b1) //當(dāng)蜂鳴器標(biāo)志位置 1 時(shí) begin //進(jìn)入此蜂鳴器處理程序 Buzzer=139。b0。 //蜂鳴器發(fā)聲 BuL = BuL + 839。d1。 //延時(shí)變量加 1 end if(BuL==839。d255) //當(dāng)?shù)竭_(dá)延時(shí)的時(shí)間時(shí)關(guān)掉蜂鳴器 begin BuL=839。d0。 //延時(shí)變量復(fù)位 BuClk=139。b0。 //蜂鳴器標(biāo)志位復(fù)位 Buzzer=139。b1。 //蜂鳴器停掉 end End 重置模塊 if(clr) //按下 clr 鍵以后各組參數(shù)重置，整個(gè)比賽重新開(kāi)始 begin EnFlat=139。b1。 //重置各個(gè)標(biāo)志位和參數(shù) 第 15 頁(yè) 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) Led1=839。b11111111。 //重置時(shí) 8 個(gè) Led 燈全亮 Led2=839。b11111111。 //選手號(hào)靜態(tài)數(shù)碼管 (數(shù)碼管為共陽(yáng)極 )的控制端 ,有 8 位 Led3=839。b11111111 //選手分?jǐn)?shù)顯示數(shù)碼管重置 。 BuClk=139。b0。 //蜂鳴器標(biāo)志位重置 Buzzer=139。b1。 //蜂鳴器的控制管腳重置 ,低電平為發(fā)聲音 score1=4’d5。 score2=4’d5。 score3=4’d5。 score4=4’d5。 //各組分?jǐn)?shù)重置 answer=8’hff。 //分?jǐn)?shù)顯示寄存器重置 End 數(shù)碼顯示模塊 begin case(score) 439。h0: Led3 = 839。hc0。 //顯示 0 439。h1: Led3 = 839。hf9。 //顯示 1 439。h2: Led3 = 839。ha4。 //顯示 2 439。h3: Led3 = 839。hb0。 //顯示 3 439。h4: Led3 = 839。h99。 //顯示 4 439。h5: Led3 = 839。h92。 //顯示 5 439。h6: Led3 = 839。h82。 //顯示 6 439。h7: Led3 = 839。hf8。 //顯示 7 439。h8: Led3 = 839。h80。 //顯示 8 439。h9: Led3 = 839。h90。 //顯示 9 439。ha: Led3 = 839。hbf。 //顯示 default:Led3 = 839。hff。 //不顯示 endcase end endmodule 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 西華大學(xué)電氣信息學(xué)院 課 程 設(shè) 計(jì) 任 務(wù) 書(shū) 課程設(shè) 計(jì)名稱 EDA 技術(shù)課程設(shè)計(jì) 課程設(shè)計(jì)題目 基于 FPGA 智力搶答器的設(shè)計(jì) 學(xué)生姓名 何 任 董興家 張 帥 年級(jí) 2020 級(jí) 專業(yè) 信息工程 學(xué)號(hào) 362020080609210 362020080609204 362020080609205 指導(dǎo)教師 楊坤明 職稱 副教授 單位 信息工程系 課程設(shè)計(jì)起止日期 設(shè)計(jì)內(nèi)容： 熟悉 FPGA/CPLD 控制系統(tǒng)； 掌握 VerilogL HDL 語(yǔ)言； 給出搶答器系統(tǒng)狀態(tài)圖； 利用 Quartus II 軟件仿真。 任務(wù)與要求： 設(shè)計(jì)一個(gè) 4 人參加的 智能競(jìng)賽搶答計(jì)時(shí)器器 ； 要求回答問(wèn)題時(shí)間 ?100 秒； 當(dāng)達(dá)到限定時(shí)間時(shí)，發(fā)出聲響警告； 當(dāng)某一參 賽者首先按下?lián)尨痖_(kāi)關(guān)時(shí)，相應(yīng)指示燈亮并伴有 聲響，這時(shí) 搶答器不再接受其他輸入信號(hào)。 主要參考資料： 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 .2020 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社 .2020 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 年 月 日 西華大學(xué)電氣信息學(xué)院 課 程 設(shè) 計(jì) 考 核 表 課程設(shè) 計(jì)名稱 EDA 技術(shù)課程設(shè)計(jì) 課程設(shè)計(jì)題目 基于 FPGA 智力搶答器的設(shè)計(jì) 學(xué)生姓名 何 任 董興家 張 帥 年級(jí) 2020 級(jí) 專業(yè) 信息工程 學(xué)號(hào) 362020080609210 362020080609204 362020080609205 指導(dǎo)教師 楊坤明 職稱 副教授 單位 信息工程系 課程設(shè)計(jì)起止日期 評(píng)語(yǔ)： 指導(dǎo)教師 ： 年 月 日 課程設(shè)計(jì)成績(jī)： 系（部）審核意見(jiàn)： 簽 字： 西華大學(xué) 課程 設(shè)計(jì)說(shuō)明書(shū) 課 程 設(shè) 計(jì) 說(shuō) 明 書(shū) 課程設(shè)計(jì)名稱： EDA 技術(shù)課程設(shè)計(jì) 題 目： 基于 FPGA 智力搶答器的設(shè)計(jì) 專 業(yè)： 信息工程 年 級(jí)： 2020 級(jí) 學(xué) 生： 何 任 362020080609210 董興家 362020080609204 張 帥 362020080609205 指導(dǎo)教師： 楊坤明 完成日期： 成績(jī)：