【正文】 計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 .2020. 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社 .2020. 網(wǎng)絡(luò)資料 .來源百度文庫，道客巴巴，新浪愛問等 。在這個(gè)過程中我學(xué)習(xí)到了很多在課本上不能學(xué)習(xí)到的知識(shí)，對一個(gè)產(chǎn)品也有了一個(gè)新的認(rèn)識(shí)，以前我都很簡單的認(rèn)為一個(gè)產(chǎn)品很容易就做出來了，現(xiàn)在我知道了每一個(gè)產(chǎn)品都需要經(jīng)過嚴(yán)謹(jǐn)?shù)脑O(shè)計(jì)、規(guī)劃、反復(fù)測試仿真才能做出來。//延時(shí)變量加 1 if(BuL==839。b01101001。 第 8 頁 西華大學(xué) 課程 設(shè)計(jì)說明書 BuClk=139。b1。//指示蜂鳴器發(fā)聲 end else if(inputL2==139。//禁止其他選手搶答 Sig1=139。//靜態(tài)數(shù)碼管的控制端 ,有 8 位 BuClk=139。 Sig2=139。b0。b1,Sig3=139。完成第一輪搶答后，主持人清零，接著重新開始，步驟如上。 搶答器程序工作流程 搶答器的工作流程如下： 如果參賽者在搶答器使能信號 EN 有效前按下?lián)尨鸢粹o，報(bào)警信號 FALSE[3...0]的對應(yīng)位輸出高電平以示警告；當(dāng) EN 使能信號有效時(shí)，搶答器開始正常工作，將報(bào)警信號 FALSE 清零，四位搶答者誰先按下?lián)尨鸢粹o，則搶答成功，對應(yīng)的顯示 LED 燈亮起，并通過顯示電路模塊顯示其參賽編號。通常 Verilog HDL 文件保存 為 .v 文件。 加電時(shí)， FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。它作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路，既解決了定制電路的不足， 又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 關(guān)鍵詞： FPGA 搶 答器 Quartus II Verilog HDL The design of intelligence responder based on FPGA Abstract： With the development of electronic technology, the Responder is now more powerful, more and more high reliability and accuracy. Most of the previous Responder posed of digital circuits based on the traditional. Complex production process, and the accuracy and reliability is not high, finished area, installation, maintenance difficulties. The rapid development of electronic technology in recent years, emerged with a fieldprogrammable logic gate array (referred to as the FPGA) Responder production, making use of electronic system designers EDA software to design their own independentlyspecific integrated circuit (ASIC) devices. Production process is simple, and the installation and simple maintenance. This design is based on four road vies to answer first the basic with Verilog HDL hardware description language as a platform, bined with the buzzer circuit mainly has four parts: the identification of latch circuit, FPGA chip EP1C3T144C8 Lord circuit, scoring and scanning display module circuit, and use the Quartus II software tools to plete the Verilog HDL source download programming and hardware. Keywords: FPGA responder Quartus II Verilog HDL 西華大學(xué) 課程 設(shè)計(jì)說明書 目錄 1 前言 ................................................................................................................................................... 1 課程設(shè)計(jì)的主要內(nèi)容 ................................................................................................................ 1 FPGA 的簡介 ............................................................................................................................. 1 FPGA 的發(fā)展與趨勢 ......................................................................................................... 1 FPGA 基本特點(diǎn) ................................................................................................................ 1 FPGA 的工作原理 ............................................................................................................. 2 2 智力搶答器設(shè)計(jì)方案 ......................................................................................................................... 3 Verilog HDL 的設(shè)計(jì)流程 .......................................................................................................... 3 搶答器系 統(tǒng)設(shè)計(jì) 方案 ................................................................................................................ 3 搶答器程序工作流程 ...................................................................................................