【正文】 0。 end else if(inputL4==139。 BuClk=139。 Led2=839。b0。 end else if(inputL3==139。 BuClk=139。 Led2=839。b0。 end else if(inputL2==139。 BuClk=139。 Led2=839。b0。b1) begin if(inputL1==139。 第 11 頁 西華大學(xué) 課程 設(shè)計(jì)說明書 5 參考文獻(xiàn) 王金明 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 .2020. 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué)出版社 .2020. 網(wǎng)絡(luò)資料 .來源百度文庫，道客巴巴，新浪愛問等 。還有我們還需要去不斷的鍛煉 我們的創(chuàng)新思維 ，只有這樣該課 程設(shè)計(jì)才能發(fā)揮最大的作用。有的時候可能遇到一些問題自己不能解決，這時我們應(yīng)該虛心像同學(xué)請教，只能這樣才能更好的解決問題。團(tuán)隊(duì)合作，不懂就要向別人請教。在這個過程中我學(xué)習(xí)到了很多在課本上不能學(xué)習(xí)到的知識，對一個產(chǎn)品也有了一個新的認(rèn)識，以前我都很簡單的認(rèn)為一個產(chǎn)品很容易就做出來了，現(xiàn)在我知道了每一個產(chǎn)品都需要經(jīng)過嚴(yán)謹(jǐn)?shù)脑O(shè)計(jì)、規(guī)劃、反復(fù)測試仿真才能做出來。b1。b0。d0。//延時變量加 1 if(BuL==839。//蜂鳴器發(fā)聲 BuL = BuL + 839。b1)//當(dāng)蜂鳴器標(biāo)志位置 1 時 //進(jìn)入此蜂鳴器處理程序 begin Buzzer=139。b1。b01101001。b0。b0。 end else if(inputL4==139。 第 8 頁 西華大學(xué) 課程 設(shè)計(jì)說明書 BuClk=139。 Led=839。//禁止其他選手搶答 Sig3=139。b0)//如果按鍵 3 按下 begin EnFlat=139。b1。b00011010。b0。b0。//指示蜂鳴器發(fā)聲 end else if(inputL2==139。 BuClk=139。//靜態(tài)數(shù)碼管顯示序號 39。//對應(yīng)的 LED 點(diǎn)亮 Led=839。//禁止其他選手搶答 Sig1=139。b0)//如果按鍵 1 按下 begin EnFlat=139。//蜂鳴器的控制管腳 ,低電平為發(fā)聲音 end if(EnFlat==139。 Buzzer=139。//靜態(tài)數(shù)碼管的控制端 ,有 8 位 BuClk=139。//各個按鍵對應(yīng)的 LED 控制端 Led=839。 Sig4=139。 Sig3=139。 Sig2=139。//初始化各個標(biāo)志位和參數(shù) Sig1=139。b0)//初始化各按鍵并開始搶答 begin EnFlat=139。d0。b0。b0。 reg Buzzer。b1。b1,Sig3=139。//輸出口 reg Sig1=139。 output [0:7]Led。 // 一開始時聲明有哪些端口 input clk,inputEn,inputL1,inputL2,inputL3,inputL4。完成第一輪搶答后，主持人清零，接著重新開始，步驟如上。 圖 23 搶答器原理圖 圖 24 顯示蜂鳴原理圖 第 6 頁 西華大學(xué) 課程 設(shè)計(jì)說明書 圖 25 EP1C3T144C8 接口原理圖 系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端 EN 時，搶答器開始工作， 4 四位搶答者誰最先搶答成功則此選手的臺號燈（ LED1~LED4）將點(diǎn)亮，并且主 持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，主持人按加分按鈕，搶答積分模塊將給對應(yīng)的組加分，并將組的總分顯示在對應(yīng)的選手計(jì)分?jǐn)?shù)碼管上。復(fù)位信號不改變參賽者的現(xiàn)有得分。答題結(jié)束，如正確回答問題，則加分信號有效，如回答錯誤，則減分信號有效，計(jì)分模塊給相應(yīng)的參賽組加分。 搶答器程序工作流程 搶答器的工作流程如下： 如果參賽者在搶答器使能信號 EN 有效前按下?lián)尨鸢粹o，報(bào)警信號 FALSE[3...0]的對應(yīng)位輸出高電平以示警告；當(dāng) EN 使能信號有效時，搶答器開始正常工作，將報(bào)警信號 FALSE 清零，四位搶答者誰先按下?lián)尨鸢粹o，則搶答成功，對應(yīng)的顯示 LED 燈亮起，并通過顯示電路模塊顯示其參賽編號。 搶答器 系 統(tǒng)設(shè)計(jì) 方案 根據(jù)系 統(tǒng)設(shè)計(jì) 要求可知，系 統(tǒng) 的 輸 入信 號 有：各 組 的 搶 答按 鈕 4，系 統(tǒng)清 零信號 CLR，系 統(tǒng)時鐘 信 CLK， 計(jì) 分 復(fù) 位端 RST，加分按 鈕 端 ADD， 計(jì)時預(yù) 置控制端 LDN， 計(jì)時 使能端 EN， 計(jì)時預(yù) 置 數(shù) 據(jù) 調(diào) 整按 鈕 TA、 TB；系 統(tǒng) 的 輸 出信 號 有：四 個組搶 答成功 與 否的指示燈控制信 號輸 出口 LEDA、 LEDB、 LEDC、 LEDD，四 個組搶 答 時 的 計(jì)時數(shù)碼顯 示控制信 號 若干， 搶答成功 組別顯 示的控制信 號 若干 ，各 組計(jì) 分 動態(tài)顯 示的控制信 號 若干。（最好不用 MAX+PLUS II 進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL 的子集） 4）布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi) 。 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。通常 Verilog HDL 文件保存 為 .v 文件。 FPGA有多種配置模式：并行主模式為一片 FPGA加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對其編程。這樣，同一 片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA的編程無須專用的 FPGA編程器，只須用通用的 EPROM、 PROM編程器即可。 加電時， FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 FPGA 的工作原理 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM進(jìn)行編程。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 基本特點(diǎn) FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置 邏 第 2 頁 西華大學(xué) 課程 設(shè)計(jì)說明書 輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連 接起來，就好像一個電路試驗(yàn)板被放在了一個芯片里。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路，既解決了定制電路的不足， 又克服了原有可編程器