【正文】 和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。所有這些都使用同一種建模語(yǔ)言、此外， Verilog HDL 語(yǔ)言提供了編程語(yǔ)言接 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 16 口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。數(shù)字系統(tǒng)能夠按層次描述，并可以在相同描述中顯示的進(jìn)行時(shí)序建模。 Verilog HDL 是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。2. 2 Verilog HDL 概述 167。但也肯定是一個(gè)競(jìng)爭(zhēng)很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當(dāng)然還有市場(chǎng)適應(yīng)能力。若在系統(tǒng)級(jí)應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動(dòng)程序的開發(fā)是另一種情況，搞系統(tǒng)級(jí) 應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會(huì)變成愛好者，就如很多人會(huì)做網(wǎng)頁(yè)但不能稱做會(huì)編程類似以上是幾點(diǎn)個(gè)人開發(fā)，希望能幫助想學(xué) FPGA 但很茫然無(wú)措的人理一理思路。 3) 系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的計(jì)算機(jī)系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINIX等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成 FPGA 大型系統(tǒng)來(lái)講是很有幫助的。 1) 電路設(shè)計(jì)中 FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場(chǎng)主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來(lái) ，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí)．在這個(gè)層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗。 167?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述 3 種 形式。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。具體的設(shè)計(jì)輸入方式有以下幾種： 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 14 (1) HDL 語(yǔ)言方式。 FPGA 軟件設(shè)計(jì) FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。 FPGA 設(shè)計(jì)流程圖如圖 21 所示 。 (8) 調(diào)試與加載配置，就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測(cè)試。 有是為了保證設(shè)計(jì)的可靠性，在時(shí)序仿真后還要做一些驗(yàn)證，可以用 ISE 內(nèi)嵌的時(shí)序分析工具完成靜態(tài)時(shí)序分析（ STA， Static Timing Analyzer），也可以用第三方驗(yàn)證工具（如 Synopsys 的 Formality 驗(yàn)證工具， PrimeTime 靜態(tài)時(shí)序分析工具等）進(jìn)行驗(yàn)證。布線 時(shí)根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源合理準(zhǔn)確的連接各個(gè)元件。Route）。但這一步驟不能 估計(jì)線延時(shí)，因此和布線后的仿真情況還有一定的差距，并不十分準(zhǔn)確。 (4) 綜合優(yōu)化（ synthesis），綜合優(yōu)化是指將 HDL 語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯網(wǎng)表，并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成的邏輯網(wǎng)表，輸出 edf 和 edn 等文件，供 FPGA/CPLD 廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 (2) 設(shè)計(jì)輸入，常用的方法是硬件描述語(yǔ)言和原理圖輸入方式。 FPGA 設(shè)計(jì)流程 一般來(lái)說(shuō)，完整的 FPGA/CPLD 設(shè)計(jì)流程包括： (1) 電路功能設(shè)計(jì)，系統(tǒng)設(shè)計(jì)之前，首要的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA 芯片選擇等準(zhǔn)備工作。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 12 相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。 7) 數(shù)字時(shí)鐘管理模塊（ DCM） 業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時(shí)鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。 單片塊 RAM 的容量為 18k 比特，即位寬為 18 比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于 18k 比特；其次，位寬最大不能超過(guò) 36 比特。除了塊RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 RAM、 FIFO 是比較普及的概念，在此就不冗述。 6) 嵌入式塊 RAM（ BRAM） 大多數(shù) FPGA 都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。 5) 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對(duì)底層嵌 入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。 4) 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL（ Delay Locked Loop）、 PLL（ Phase Locked Loop）、 DSP 和 CPU 等軟處理核（ SoftCore）。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為 4 類不同的類別。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。 業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時(shí)鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或 RAM。 2) 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個(gè)組（ bank），每個(gè) bank 的接口 標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個(gè) bank 只能有 一種VCCO，但不同 bank 的 VCCO 可以不同。 外部輸入信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。 每個(gè)模塊功能如下： 1) 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡(jiǎn)稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸 入 /輸出信號(hào)的驅(qū)動(dòng)與匹配要求， FPGA 內(nèi)的 I/O 按組分類，每組都能夠獨(dú)立地支持不同的 I/O 標(biāo)準(zhǔn)。 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 10 型）模塊。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 的 RAM。FPGA 的原理也是如此，它通過(guò)燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。 根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè) n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。查找表可以很好地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí) FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。它是作為 ASIC 領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。 FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài) 存儲(chǔ)單元 加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了 邏輯單元 的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA 所能實(shí)現(xiàn)的功能， FPGA 允許無(wú)限次的編程。 現(xiàn)場(chǎng)可編程門陣列（ FPGA）是可 編程器 件，與傳統(tǒng)邏輯 電路 和門陣列（如 PAL， GAL 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 9 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)。 167。采用快閃 EPROM 控制開關(guān)的 FPGA 具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但在再編程的靈活性上較 SRAM 型 FPGA 差一些，不能實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)。 SRAM 型 FPGA 的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA 加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。 FPGA 芯片中，每個(gè)邏輯塊的功能以及它們之間的互連模式由存儲(chǔ)在芯片中的 SRAM 或快閃 EPROM 中的數(shù)據(jù)決定。但它只能一次編程，一旦將設(shè)計(jì)數(shù)據(jù)寫入芯片后，就不能再修改設(shè)計(jì)，因此比較適合于定型產(chǎn)品及大批量應(yīng)用。 3) 按編程特性分類 根據(jù)采用的開關(guān)元件的不同， FPGA 可分為一次編程型和可重復(fù)編程 型兩類。 連續(xù)互連型 FPGA 是利用相同長(zhǎng)度的金屬線，通常是貫穿于整個(gè)芯片的長(zhǎng)線來(lái)實(shí)現(xiàn)邏輯功能塊之間的互連，連接與距離遠(yuǎn)近無(wú)關(guān)。 分段互連型 FPGA 中有不同長(zhǎng)度的多種金屬線，各金屬線段之間通過(guò)開 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 8 關(guān)矩陣或反熔絲編程連接。由于大多數(shù)邏輯綜合工具是針對(duì)門陣列的結(jié)構(gòu)開發(fā)的，細(xì)粒度的 FPGA 較粗粒度的 FPGA 可以得到更好的邏輯綜合結(jié)果，因此許多廠家開發(fā)出了一些具有更高集成度的細(xì)粒度 FPGA，如 Xilinx公司采用 MicroVia 技術(shù)的一次編程反熔絲結(jié)構(gòu)的 XC8100 系列， GateField公司采用閃速 EPROM 控制開關(guān)元件的可再編程 GF100K 系列等，它們的邏輯功能塊規(guī)模相對(duì)都較小。 細(xì)粒度 FPGA 的邏輯功能塊一般較小，僅由很小的幾個(gè)晶體管組成，非常類似于半定制門陣列的基本單元，其優(yōu)點(diǎn)是功能塊的資源可以被完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度慢；粗粒度 FPGA 的邏輯塊規(guī)模大，功能強(qiáng)，完成復(fù)雜邏輯只需較少的功能塊和內(nèi)部連線，因而能獲得較好的性能，缺點(diǎn)是功能塊的資源有時(shí)不能被充分利用。 根據(jù)市場(chǎng)上對(duì) FPGA 的需要，則 FPGA 的主要分類有以下幾種： 1) 按邏輯功能塊的大小分類 可編程邏輯塊是 FPGA 的基本邏輯構(gòu)造單元。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 目前以硬件描述語(yǔ)言（ Verilog HDL 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn) 單的綜合與布局，快速的燒錄至 FPGA上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè) 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 7 計(jì)驗(yàn)證的技術(shù)主流。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 (5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 (3) FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 其主要特點(diǎn)如下： (1) 采用 FPGA 設(shè)計(jì) ASIC 電路 (專用集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA 簡(jiǎn)介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD 等可 編程器 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在一輪比賽結(jié)束后，主持人按下復(fù)位按鈕，則除了計(jì)分模塊外，其他模塊都復(fù)位為初始時(shí)刻，為下一輪的比賽做好準(zhǔn)備。主持人在允許搶答的情況下，計(jì)時(shí)器開始從 30s 開始倒計(jì)時(shí)，直到有人搶答成功后，由鎖存器將時(shí)間鎖存住，此時(shí)數(shù)碼管上 將顯示剩余時(shí)間及搶答成功選手號(hào)碼，同時(shí)對(duì)應(yīng)選手的 LED 燈也被點(diǎn)亮。 研究課題的內(nèi)容 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 5 本次設(shè)計(jì)的搶答器能夠同時(shí)供應(yīng) 4 位選手或者 4 個(gè)代表隊(duì)進(jìn)行搶答比賽，分別使用 4 個(gè)按鈕 a,b,c,d 表示。 所以學(xué)習(xí) FPGA 并利用 FPGA 進(jìn)行搶答器的設(shè)計(jì)是十分必要的 。 (3) FPGA 內(nèi)部程序并行運(yùn)行，有處理更復(fù)雜的功能。 FPGA 作為新技術(shù)具有以下優(yōu)點(diǎn)： (1) FPGA 的 管腳多，容易實(shí)現(xiàn)大規(guī)模系統(tǒng)。 現(xiàn) 存的搶答器設(shè)計(jì)方案雖然都能實(shí)現(xiàn)搶答器的功能，但是又由于它們自身缺點(diǎn)的限制，有些方面很難或者說(shuō)很麻煩實(shí)現(xiàn)。雖然數(shù)字電路主要有元器件組成，成本較為便宜，且小規(guī)模數(shù)字邏輯設(shè)計(jì)思路簡(jiǎn)單，但是電路實(shí)現(xiàn)起來(lái)比較麻煩：進(jìn)行電路規(guī)劃，用 protel99 畫出電路的 PCB 板，硬件的焊接與調(diào)試等等程序步驟。優(yōu)先編碼器、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。 數(shù)字搶答器的設(shè)計(jì)。然而現(xiàn)如今單片機(jī)組成的搶答器也存在著一些缺點(diǎn)，或者應(yīng)該說(shuō)是不足點(diǎn)，雖然單片機(jī)實(shí)現(xiàn)起來(lái)相當(dāng)靈活，但隨著搶答器數(shù)組的增加則存在著 I/O 口不足的問題?？刂葡?