【正文】 (2)方案的確定及功能分析： 根據(jù)方案一與方案二的對比選擇方案二作為本次設(shè)計方案。 方案擬定 (1)方案對比 方案一： 該方案方框圖 (如圖 31)： 圖 31 方案一方框圖 在該方案中，由搶答鑒別模塊、所存模塊、及 LED 顯示模塊組成，該方案能夠完成搶答過程，但是對于分數(shù)、犯規(guī)等的操作具有局限性，不能夠完全滿足智力搶答器的全部功能。要求用硬件電路部分包含搶答需要 的按鍵控制和顯示器件。 第 3 章 系統(tǒng)軟件 設(shè)計任務(wù) 模擬電視節(jié)目中的搶答場景，設(shè)計一個可以完成整個搶答過程的控制和結(jié)果顯示的智力搶答器。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的 存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進行復(fù)用。 VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 (library)的設(shè)計方法。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化 , 而不需要考慮其他的問題。 VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式 , 也支持自底向上的設(shè)計方法 。同時 , 它還具有多層次的電路設(shè)計描述功能。 VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。在對一 個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。 1987 年底， VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。 其中 VHDL、 Verilog 在現(xiàn)在的 EDA 設(shè)計中使用最多，也擁有幾乎所有主流 EDA工具的支持，而 System Verilog 和 SystemC 還處于完善過程中。 QuarterⅡ編程器使用編譯器生成的編程文件對 Altera 器件進行下載編程，它可以用 來進行編程、校驗、檢查及功能測試。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設(shè)計文件。如此眾多的涉及輸入方法幫助設(shè)計者輕松的完成涉及輸入。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口?？梢酝ㄟ^選擇 Start 單獨運行各個模塊。 QuarterⅡ包括模塊化的編譯器。 QuarterⅡ設(shè)計工具完全支持 VHDL、 Verilog 的設(shè)計流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。同時它支持綜合布 線和優(yōu)化，以及功耗的計算。 QuarterⅡ 中允許將軟件界面設(shè)置為 Max+plusⅡ風(fēng)格，支持 RTL View 也就是通常所講的能夠查看VHDL 對應(yīng)的電路原理圖。 QuartusⅡ的概況 QuarterⅡ是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。因此， FPGA 的使用非常靈活。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 四是 FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 二是 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 采用了邏輯單元陣列 LCA(Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出輸入模塊 IOB(Input Output Block)和內(nèi)部連線 (Interconnect)三個部分。與門陣列等其它 ASIC 相比，它又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 FPGA 具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。它是作為專用集成電路 ASIC(Application Specific Integrated Circuit)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。所以采用基于 FPGA 設(shè)計智力搶答器已在國內(nèi)外廣泛應(yīng)用。隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向小型化，快速化 ，大容量，重量輕的方向發(fā)展，電子設(shè)計自動化 EDA 技術(shù)應(yīng)運而生，它是電子產(chǎn)品及系統(tǒng)開發(fā)領(lǐng)域中一場革命性變革，也是高科技化發(fā)展的必然產(chǎn)物。 國內(nèi)外研究現(xiàn)狀 智力搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識競賽場合。 因此，我采用了 FPGA 來設(shè)計，從中鞏固了自己的專業(yè)知識，也有利于提高自己分析問題的能力，讓理論與實際能夠得到了完美的結(jié)合。搶答器應(yīng)用的廣泛性帶來了如下問題：搶答器的使用頻率較低，有的要么制作復(fù)雜，要么可靠性低，減少興致。所以，研究智力搶答器具有較強的實際意義。 設(shè)計 研究的重要性 搶答環(huán)節(jié)經(jīng)常出現(xiàn)在競賽、文體娛樂等活動中，在活動中搶答是一種生動活潑的教育形式和方法，它通過搶答和必答方式引起參賽者和觀眾的興趣，并能在短時間內(nèi)，增 加人們的科學(xué)知識和生活知識。 EDA 的設(shè)計工具的設(shè)計輸入分了兩種類型：圖形輸入和硬件描述語言輸入，這兩種形式都能給我們的設(shè)計帶來了更多的方便。 本畢業(yè)設(shè)計的課題利用了 FPGA 進行智力搶答器，解決了以往設(shè)計方法中的不足之處，比如增強了時序控制的靈活性，同時由于 FPGA 的 I/O 端口資源豐富，可以在本設(shè)計基礎(chǔ)上稍加修改可以設(shè)計具有多組輸入的搶答器。但是也有很多的不足。早期的搶答器只由幾個三極管、可控硅、發(fā)光管等組成，能通過發(fā)光管的指示辨認出選手號碼。 46 Building Programmable Automation Controllers with LabVIEW FPGA 46 英文原文 44 致 謝 43 參考文獻 40 第 5 章 總結(jié)及完善 35 頂層模塊仿真 35 頂層模塊元件圖 34 頂層模塊電路圖 34 頂層模塊 32 答題報警模塊 31 搶答報警模塊 31 搶答顯示模塊仿真 30 搶答顯示模塊 VHDL 程序設(shè)計關(guān)鍵代碼 29 搶答顯示模塊 29 分頻模塊仿真 28 分頻模塊 VHDL 程序設(shè)計關(guān)鍵代碼 28 分頻模塊 27 搶答計分模塊仿真 26 搶答計分模塊 VHDL 程序設(shè)計關(guān)鍵代碼 25 搶答計分模塊 23 防抖動電路模塊 23 答題計時模塊仿真 22 答題計時模塊 VHDL 程序設(shè)計關(guān)鍵代碼 22 答題計時模塊 21 搶答計時模塊仿真 21 搶答計時模塊 VHDL 程序設(shè)計關(guān)鍵代碼 21 搶答計時模塊 20 搶答信號輸出模塊仿真 20 搶答信號輸出模塊 VHDL 程序設(shè)計關(guān)鍵代碼 20 搶答信號輸出模塊 19 搶答鑒別模塊仿真 19 搶答鑒別模塊 VHDL 程序設(shè)計關(guān)鍵代碼 17 模塊的劃分 17 方案擬定 17 設(shè)計任務(wù) 14 硬件描述語言的概述 12 第 2 章 實現(xiàn)工具簡介 11 設(shè)計研究的相關(guān)背景 9 第 1 章 緒 論 answer in and answer the countdown function。s interest aroused, and can in a short time,to increase scientific knowledge and life order to match activities, accurate, fair and visually determine the first answer in person, usually a Responder, via digital display, lighting and sound and other means to direct the First Responder, and to answer in person, namely classification , research intelligence Responder has strong practical significance. The design of the EDA development platform FPGA using Quartus Ⅱ based software design and VHDL languages, for the system requirements analysis, system of overall planning, design and toplevel documentation of each module, design and implement a game of intelligence Responder functionThese include: First Responder identification function。隨著相關(guān)設(shè)備的提高，我們可以考慮將搶答器的功能進行擴展，擴展成為功能更加全面的智力搶答器。 本次設(shè)計在 EDA 開發(fā)平臺上基于 FPGA 運用 QuartusⅡ 軟件和 VHDL 語言進行設(shè)計，進行了系統(tǒng)需求分析、系統(tǒng)的總體規(guī)劃、各個模塊設(shè)計及頂層文件的設(shè)計，實現(xiàn)了比賽中的智力搶答功能，其中包括：第一搶答鑒別功能 ；搶答信號輸出模塊；搶答計分功能；搶答以及答題倒計時功能；犯規(guī)報警功能以及分數(shù)、時間臺號顯示等功能。為了在比賽活動中，準確、公正、直觀地判斷出第一搶答者，通常需要一臺搶答器，通過數(shù)顯、燈光及音響等多種手段