【正文】 38 下載到硬件環(huán)境 45 附錄 A 英文資料翻譯 46 中文譯文 51 附錄 B 源代碼 同時也使我們更完整了解EDA 技術進行的開發(fā)流程，從中優(yōu)化了設計項目，提高了設計的效率。而且做為一個單位若專購一臺搶答器雖然在經濟上可以承受，但每年使用的次數極少，往往因長期存放使 (電子器件的 )搶答器損壞，再購置的麻煩 和及時性就會影響活動的開展。 第 2 章 實現工具簡介 FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現場可編程門陣列，它是在 可編程陣列邏輯 PAL(Programmable Array Logic)、門陣列邏輯 GAL(Gate Array Logic)、可編程邏輯器件 PLD(Programmable Logic Device)等可編程器件的基礎上進一步發(fā)展的產物。 FPGA 的基本特點主要有： 一是采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。 QuarterⅡ在 21 世紀初推出，是 Altera 前一代 FPGA/CPLD集成開發(fā)環(huán)境 Max+plusⅡ的更新換代產品，其界面友好，使用便捷。編譯器包括的功能塊有分析 /綜合器 (Analysis 與Synthesis)、適配器 (Fitter)、裝配器 (Assembler)、時序分析器 (Timing Analyzer)、輔助設計模塊、 EDA 網表文件生成器、編輯數據接口等。 QuarterⅡ提供的設計校驗功能包括功能仿真與時序分析，用于測試設計的羅技操作和內部時序。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體 (可以是一個元件，一個電路模塊或一個系統(tǒng) )分成外部(或稱可是部分 ,及端口 )和內部 (或稱不可視部分 )，既涉及實體的內部功能和算法完成部分。 既支持模塊化設計方法 , 也支持層次化設計方法。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現。軟件部分通過 VHDL 語言完成程序的控制實現整個搶答的過程和結果顯示。 ⑤設置一個答題倒計時電路模塊，由主持人根據題目的難易程度可分別將答題時間預先設置為 59 秒、 39 秒、 19 秒三種答題時間，當有選手搶答成功時按下使能鍵開始答題倒計時，當時間計為 0 秒時停止答題，停止答題報警信號燈亮，停止答題。 搶答信號輸出模塊 當完成搶答后需要一模塊輸出搶答的信號用于以后的計分模塊 。139。 防抖動電路模塊 VHDL 程序設計關鍵代碼 architecture c of fangdou is signal cp:std_logic。 else count=count+1。 end if。139。 end if。b_out=b_out。 搶答計分模塊元件 圖 運行搶答計分模塊生成元件圖 (315) c lkc lrenadds u bs ta te s [3 ..0 ]a _ o u t[3 ..0 ]b _ o u t[3 ..0 ]c _ o u t[3 ..0 ]d _ o u t[3 ..0 ]q d jfin s t2 圖 315 搶答計分模塊元件 搶答計分元件圖分析： clk 為時鐘信號輸入端； clr 為設置分數恢復端； add 為加分信號輸入端； sub 為減分信號輸入端； states 為搶答者信號輸入端； a_out、 b_out、c_out、 d_out 分別為四組搶答選手的分數輸出端。039。 when100=datain=p4。 when 0001=data=0110000。 when 1001=data=1111011。 搶答報警模塊元件圖 運行搶答報警模塊，生成元件圖 (如圖 322)： 圖 322搶答報警模塊元件 搶答報警模塊元件圖分析：如上圖 rst 為復位按鈕， q 為倒計時時間輸入， warm端為報警輸出。 elsif qa=0000 and qb=0000 then warn=39。 答題報警模塊仿真 使用 QuartusⅡ對答題報警模塊進行功能仿真 (如圖 325)： 圖 325答題報警模塊仿真 答題報警模塊仿真 (如圖 325)分析：當 rst 為低電平復位后， qa、 qb 輸入為倒計時 0 秒后，答題報警信號輸出端 warm 輸出高電平報警。 ① 在 Device 中進行如下選擇 (如圖 42)： 圖 42 芯片選擇 引腳鎖定 ③ 選擇所需要的引腳 (如圖 43)： 圖 43 選擇引腳 ④配置引腳 (如圖 44)： 選擇頂層文件電路圖 (圖 326)電路圖，在圖 44 中，使 a、 b、 c、 d 分別與 S1~S4相接； sa、 sb、 sc、 sd 分別與 D2_1~D2_4 相接； clk 與 clock 相接； en、 ldn、 ta、 tb、stop、 add、 sub、 clr 分別與 K1~K7 相接， count 對應七段數碼管的選擇連接， data 對應數碼管顯示的連接。 頂層模塊仿真 圖 328頂層模塊仿真 頂層模塊仿真 (如圖 328)分析：由于搶答情況眾多，上圖緊緊表示出其中的一種搶答情況。 end if。 architecture one of dtbj is begin p2:process(rst,qa,qb) begin if rst=39。 搶答報警模塊 本設計設置 9 秒倒計時搶答時間 ，在此 9 秒倒計時內進行搶答，當完成 9 秒倒計時仍沒有人搶答，則報警燈亮。 when 0101=data=1011011。 when others=datain=null。 搶答顯示模塊 VHDL 程序設計 關鍵代碼 begin case count is when000=datain=p0。 end process。 end if。 else d_out=d_out1。 when 1000= if add=39。 else a_out=a_out1。 防抖動模塊元件圖 運行防抖動模塊，生成元件圖 (如圖 313)： clkkey inkey outf angd ouins t16 圖 313防抖動模塊元 件圖 防抖動電路元件圖分析： clk 為接收時鐘脈沖信號端， keyin 為接收輸入脈沖端，keyout 為輸出確認脈沖端。139。主持人可根據題目的難易程度來確定搶答者答題時間分別有 59 秒、 19 秒或 39 秒三種情況。 搶答計時模塊 VHDL 程序設計關鍵代碼 architecture rtl of qdjs is if(en=39。由于搶答按鈕按下后沒有自鎖功能，因此本模塊設計了自鎖功能 (即當一搶答者搶答后其他搶答者不能再搶答上 )。 本次設計要求設計一個可以容納 4 組參賽者的智力搶答器，具體功能設定如下： ①每組設置一個搶答按鈕供搶答者使用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設計成果在設計人員之間方便地進行交流和共享 , 從而減小硬件電路設計的工作量 , 縮短開發(fā)周期。 VHDL 語言既支持標準定義的數據類型，也支持用戶定義的數據類型，這樣便會給硬件描述帶來較大的自由度。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： VHDL 語言功能強大 , 設計方式多樣 VHDL 語言具有強大的語言結構 , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。 目前最流行的硬件描述語言 VHDL，它的 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 QuarterⅡ具 有如下的多種設計輸入方法：原理圖輸入和富豪編輯、硬件描述語言、波形設計輸入、平面圖編輯及層次設計輸入。 Altera 的 QuarterⅡ提供了完整的多平臺設計環(huán)境，能滿足各種特定的設計要求，也是單芯片可編程系統(tǒng) (SOPC)設計的綜合性環(huán)境和 SOPC 開發(fā)的基本設計工具，并為 AlteraDSP 開發(fā)包進行系統(tǒng)模塊設計提供了集成綜合環(huán)境。這樣，同一片 FPGA，不同的編程數據，可以產生不同的電路功能。 五是 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 兼容了 PLD 和通用門陣列的優(yōu)點，可實現較大規(guī)模的電路，編程也很靈活。但目前所使用的搶答器有的電路比較復雜不便于制作，可靠性低，實現起來很困難：有的則用一些專用的集成塊，而專用集成塊的購買又很困難。為了在比賽活動中，準確、公正、直觀地判斷出第一搶答者，通常需要一臺搶答器，通過數顯、燈光及音響等多種手段指示出第一搶答者并進行搶答、計分等功能。隨著發(fā)展，搶答器的制作不斷的改進，現在大多數搶答器使用了單片機（如 MCS51 型） 和數字集成電路，也增加了些功能，比如可以顯示選手的號碼，提前搶答或者超時搶答的計時，選手得分的顯示功能。 37 選擇芯片 33 答題報警模塊仿真 32 搶答報警模塊 VHDL 程序設計關鍵代碼 30 搶答顯示模塊元件圖 26 搶答計分模塊元件圖 22 答題計時模塊元件圖 21 搶答計時模塊元件圖 19 搶答鑒別模塊元件圖 11 國內外研究現狀 因此本設計具有電路簡單 、可靠性強 、運算速度高等特點 。 搶答者臺號顯示模塊：在這個模塊中用來顯示搶到答題機會的搶答者的臺號。 ⑥設置一個計分模塊，為每組計分，答對一次加一分，打錯一次減一分；先滿 9分者勝利，或者等題目全部答完最高分者勝利，并且本模塊設計一清零按鈕用于恢復初始分數，待主持人清零后開始下一輪的搶答。所以，研究智力搶答器具有較強的實際意義。但是也有很多的不足。石家莊鐵道大學四方學院畢業(yè)設計 基于 FPGA 技術的 智力搶答器設計 Design of Answer Intelligence based on FPGA 2020 屆