【導(dǎo)讀】硬件電路部分包含搶答需要的按鍵控制和顯示器件。軟件部分通過VHDL語言完成程序的控。熟練掌握已選擇的編程語言和軟件開發(fā)環(huán)境；熟悉整個設(shè)計的功能模塊及實(shí)現(xiàn)功能；最先獲得發(fā)言權(quán)的選手。早期的搶答器只由幾個三極管、可控硅、發(fā)光管等組成，能通過發(fā)光。管的指示辨認(rèn)出選手號碼。隨著發(fā)展，搶答器的制作不斷的改進(jìn)，現(xiàn)在大多數(shù)搶答器使用了單。本次畢業(yè)設(shè)計利用了FPGA進(jìn)行智力搶答器的設(shè)計，解決了以往設(shè)計方法中的不足之處，稍加修改可以設(shè)計具有多組輸入的搶答器。EDA設(shè)計工具的設(shè)計輸入分了兩種類型：圖形輸入和硬件描述語言。所以，研究智力搶答器具有較強(qiáng)的實(shí)際意義。搶答器具有第一信號鑒別功能和自鎖功能，用指。示燈顯示第一搶答者的組別。七段數(shù)碼管計時復(fù)位，顯示初始秒數(shù)；擇進(jìn)行59、39或19秒的倒計時，并且在規(guī)定倒計時后顯示超時并報警，此時停止答題。

　　

【正文】 間，當(dāng)有選手搶答成功時按下使能鍵開始答題倒計時，當(dāng)時間計為 0 秒時停止答題，停止答題報警信號燈亮，停止答題。 ⑥設(shè)置一個計分模塊，為每組計分，為每組預(yù)置 5 分，選手答對一次加一分，答錯一次減一分，先滿 9 分或者等題目全部答完最高分者勝利，搶答期間零分的選手出局，并且本模塊設(shè)計一分?jǐn)?shù)恢復(fù)按鈕，待主持人將分?jǐn)?shù)恢復(fù)后開始下一輪的搶答。 模塊的劃分 (如圖 32)整個系統(tǒng)可分為：搶答鑒別模塊、搶答信號輸出模塊、搶答計時模塊、答題計時模塊、搶答計分模塊、防抖動模塊、分頻模塊、搶答超時報警模塊、答題超時報警模塊、搶答顯示模塊、頂層模塊 11 個部分。 搶答器鑒別模塊 4 組搶答理論上應(yīng)有 16 中可能的選擇情況，但 是由于芯片的速度非常塊，兩組以上同時搶答成功的可能性極小，本設(shè)計設(shè)計了這 4 種情況，以簡化電路的復(fù)雜性。由于搶答按鈕按下后沒有自鎖功能，因此本模塊設(shè)計了自鎖功能 (即當(dāng)一搶答者搶答后其他搶答者不能再搶答上 )。直到下一次重新開始搶答。 搶答鑒別模塊 VHDL 程序設(shè)計關(guān)鍵代碼 搶答鑒別模塊元件圖 運(yùn)行搶答鑒別模塊，生成搶答鑒別模塊元件圖 (如圖 33)： S1S2S3S4rstD1D2D3D4qdjbinst 圖 33 搶 答鑒別模塊元件圖 搶答鑒別模塊元件圖 (如圖 33)分析： rst 為復(fù)位信號輸入端； s s s s4 為搶答信號輸入端 ； D D D D4 為搶答信號輸出端。 搶答鑒別模塊仿真 使用 QuartusⅡ?qū)尨痂b別模塊進(jìn)行功能仿真 (如圖 34)： 圖 34 搶答鑒別模塊仿真 仿真圖 (如圖 34)分析：當(dāng) rst 復(fù)位后， S S S S4 分別輸入搶答信號后，D D D D4 輸出相應(yīng)的搶答者信號，并且能鑒別出最先搶答者并所存。 搶答信號輸出模塊 當(dāng)完成搶答后需要一模塊輸出搶答的信號用于以后的計分模塊 。 搶答信號輸出模塊 VHDL 程序設(shè)計關(guān)鍵代碼 搶答信號輸出模塊元件 圖 運(yùn)行搶答信號輸出模塊，生成元件圖 (如圖 35)： D1D2D3D4stat es [3. .0]stat esins t5 圖 35 搶答信號輸出模塊元件圖 搶答信號輸出模塊元件圖分析： D D D D4 為搶答信號輸入端； states 為搶答信號輸出端。 搶答信號輸出模塊仿真 使用 QuartusⅡ軟件對搶答信號輸出模塊進(jìn)行功能仿真 (如圖 36)： 圖 36 搶答信號輸出模塊仿 真 搶答信號輸出模塊仿真分析：當(dāng) D D D D4 有高電平輸出時 states 分別顯示其選擇信號。 搶答計時模塊 主持人按下復(fù)位鍵后開始 9 秒倒計時，四位選手在此 9 秒 內(nèi)進(jìn)行搶答，若在此倒計時內(nèi)有人搶答則由 stop 控制停止倒計時，若沒有人搶答則直至倒計時結(jié)束觸發(fā)報警模塊。 搶答計時模塊 VHDL 程序設(shè)計關(guān)鍵代碼 architecture rtl of qdjs is if(en=39。139。)then if(count_4=0000)then count_4=0000。 else count_4=count_439。139。 搶答計時模塊元件圖 運(yùn)行搶答計時模塊，生成元件圖 (如圖 37)： clk1rstenstopq[3..0]qdjsinst17 圖 37 搶答計時模塊元件 搶答計時模塊元件圖 (如圖 35)分析： clk1 為時鐘脈沖信號輸入端； rst 為復(fù)位信號輸入端； en 為使能信號輸入端； stop 為停止倒計時輸入端 q 為倒計時輸出端。 搶答計時模塊仿真 使用 QuartusⅡ?qū)尨鹩嫊r模塊進(jìn)行功能仿真 (如圖 38)： 圖 38 搶答計時模塊仿真 搶答計時模塊 (如圖 38)仿真分析： 當(dāng)給給與 clk1 時鐘脈沖輸入后，復(fù)位端 rst及使能端 en 高電平有效時， q 輸出倒計時時間；當(dāng) stop 高電平有效時，停止倒計時。 答題計時模塊 主持人復(fù)位并且確定搶答選手后。主持人可根據(jù)題目的難易程度來確定搶答者答題時間分別有 59 秒、 19 秒或 39 秒三種情況。 答題計時模塊 VHDL 程序設(shè)計關(guān)鍵代碼 architecture art of dtjs is begin 答題計時模塊元件圖 運(yùn)行答題計時模塊，生成元件圖 (如圖 37)： clrldnenclktatbqa[3..0]qb[3..0]dtjsinst1 圖 39 答題計時模塊元件 答題計時模塊元件圖 (如圖 39)分析：如上圖 clr 為復(fù)位信號輸入端； en 為使能信號輸入端； clk 為時鐘脈沖信號輸入端； ldn 為計時 預(yù)置信號輸入端； ta 為 19 秒倒計時預(yù)置輸入端； tb 為 39 秒倒計時預(yù)置輸入端； qa、 qb 為時間輸出端。 答題計時模塊仿真 使用 QuartusⅡ?qū)Υ痤}計時模塊進(jìn)行功能仿真 (如圖 3 31 312)： 圖 310 答題計時模塊仿真 (1) 圖 311答題計時模塊仿真 (2) 圖 312答題計時模塊仿真 (3) 答題計時模塊仿真圖 (如圖 3 31 312)分析：上圖分別為 59 秒、 19 秒、39 秒倒計時功能仿真，可以看到當(dāng) ta、 tb 低電平時實(shí)現(xiàn) 59 秒倒計時， ta、 tb 分別實(shí)現(xiàn) 19 秒和 39 秒倒計時預(yù)置。 防抖動電路模塊 由于本次設(shè)計具有計分功能，而搶答器中的 add 加分鍵使用的撥檔開關(guān)屬于機(jī)械開關(guān)，在開關(guān)動作瞬間往往會出現(xiàn)來回彈跳的現(xiàn)象，雖然只是撥鍵一次，而實(shí)際上產(chǎn)生的信號卻不只是彈跳一次，因此必須加上消除抖動的電路。 防抖動電路模塊 VHDL 程序設(shè)計關(guān)鍵代碼 architecture c of fangdou is signal cp:std_logic。 signal count:integer range 0 to 6。 begin process (clk) begin if (clk39。event and clk=39。139。)then if(keyin=39。139。)then if count=6 then count=count。 else count=count+1。 end if。 if count=5 then cp=39。139。 防抖動模塊元件圖 運(yùn)行防抖動模塊，生成元件圖 (如圖 313)： clkkey inkey outf angd ouins t16 圖 313防抖動模塊元 件圖 防抖動電路元件圖分析： clk 為接收時鐘脈沖信號端， keyin 為接收輸入脈沖端，keyout 為輸出確認(rèn)脈沖端。 防抖動模塊仿真 使用 QuartusⅡ?qū)Ψ蓝秳幽K進(jìn)行功能仿真 (如圖 314)： 圖 314防抖動模塊仿真 防抖動電路模塊 (如圖 314)仿真分析：當(dāng)給與 clk 時鐘脈沖后，只有當(dāng) keyin 鍵輸入超過 6 個時鐘脈沖信號時 keyout 才能顯示高電平。 搶答計分模塊 搶答開始為每位選手預(yù)置 5 分，當(dāng)有選手搶答成功后，主持人根據(jù)選手的答題對錯情況，按動加分 (或減分 )按鈕為選手加分 (減分 )，每次可以給答題組加一分 (或減一分 )，當(dāng)本次比賽結(jié)束后按動清零按鈕，所有答題組的分?jǐn)?shù)將恢復(fù)預(yù)置值，開始下一輪搶答。 搶答計分模塊 VHDL 程序設(shè)計關(guān)鍵代碼 else a_out=a_out+1。 end if。 elsif sub=39。139。 then if a_out=0000 then a_out=0000。 else a_out=a_out1。 end if。 end if。 when 0010= if add=39。139。 then if b_out=1001 then b_out=1001。 else b_out=b_out+1。 end if。 when 1000= if add=39。139。 then if d_out=1001 then d_out=1001。 else d_out=d_out+1。 end if。 elsif sub=39。139。 then if d_out=0000 then d_out=0000。 else d_out=d_out1。 end if。 end if。 when others= a_out=a_out。b_out=b_out。c_out=c_out。d_out=d_out。 end case。 end if。 end if。 end process p2。 end one。 搶答計分模塊元件 圖 運(yùn)行搶答計分模塊生成元件圖 (315) c lkc lrenadds u bs ta te s [3 ..0 ]a _ o u t[3 ..0 ]b _ o u t[3 ..0 ]c _ o u t[3 ..0 ]d _ o u t[3 ..0 ]q d jfin s t2 圖 315 搶答計分模塊元件 搶答計分元件圖分析： clk 為時鐘信號輸入端； clr 為設(shè)置分?jǐn)?shù)恢復(fù)端； add 為加分信號輸入端； sub 為減分信號輸入端； states 為搶答者信號輸入端； a_out、 b_out、c_out、 d_out 分別為四組搶答選手的分?jǐn)?shù)輸出端。 搶答計分模塊仿真 使用 QuartusⅡ?qū)尨鹩嫹帜K進(jìn)行功能仿真 (如圖 31 317) 圖 316 搶答計分模塊仿真 (1) 圖 317 搶答計分模塊仿真 (2) 搶答計分模塊仿真 (如圖 31 317)分析：在復(fù)位鍵高電平有效后、 add 加分鍵高電平有效時，無論 chose 選擇哪個選手就給相應(yīng)的選 手加分； sub 為高電平時反之。 分頻模塊 由于本次設(shè)計中的倒計時模塊所用時鐘較低， 因此用到兩種頻率所以本設(shè)計使用一分頻模塊進(jìn)行 1000 分頻。 分頻模塊 VHDL 程序設(shè)計關(guān)鍵代碼 end if。 end process。 process(ter)is begin if ter=999 then newclk=39。139。 else newclk=39。039。 分頻模塊元件圖 運(yùn)行分頻模塊程序，生成元件圖 (如圖 318)： 圖 318 分頻模塊元件 元件圖分析 (如圖 318)： clk 時鐘頻率輸入端， newclk 為 1000 分頻之后的頻率輸出端。 分頻模塊仿真 使用 QuartusⅡ?qū)Ψ诸l模塊進(jìn)行功能仿真 (如圖 319) 圖 319分頻模塊仿真 分頻模塊仿真分析：如圖 319明顯看出 clk被分頻后的輸出的 1000分頻 (newclk)。 搶答顯示模塊 采用 7 段數(shù)碼管來進(jìn)行動態(tài)顯示：搶答倒計時時間、答題倒計時時間、搶答者分?jǐn)?shù)，本設(shè)計使用的數(shù)碼管動態(tài)顯示，但是當(dāng)頻率高到一定程度時給人的直觀感覺是所有數(shù)據(jù)就如同同時顯示一樣。 搶答顯示模塊 VHDL 程序設(shè)計 關(guān)鍵代碼 begin case count is when000=datain=p0。 when001=datain=p1。 when010=datain=p2。 when011=datain=p3。 when100=datain=p4。 when101=datain=p5。 when110=datain=p6。 when111=datain=p7。 when others=datain=null。 end case。 end process。 process(datain) begin case datain is when 0000=data=1111110。 when 0001=data=0110000。 when 0010=data=1101101。 when 0011=data=1111001。 when 0100=data=0110011。 when 0101=data=1011011。 when 0110=data=1011111。 when 0111=data=1110000。 when 1000=data=1111111。 when 1001=data=1111011。 when others=data=1111111。 搶答顯示模塊元件圖 運(yùn)行搶答顯示模塊，生成元件圖 (如圖 320)： c lkp0[ 3. .0]p1[ 3. .0]p2[ 3. .0]p3[ 3. .0]p4[ 3. .0]p5[ 3. .0]p7[ 3. .0]c oun t[2. .0]dat a[ 6. .0]s hum ax sins t6 圖 320搶答顯示模塊元件 搶答顯示模塊元件圖分析： p0、 p p p p p p7 端可分別用 于顯示各組搶答選手的分?jǐn)?shù)輸入端； clk 為時鐘頻率輸入端； count 為數(shù)碼管顯示輸出端， data用于輸出數(shù)碼管信息。 搶答顯示模塊仿真 使用 QuartusⅡ?qū)尨痫@示模塊進(jìn)行功能仿真 (如圖 321)： 圖 321搶答顯示模塊仿真 搶答顯示模塊仿真 (如圖 320)分析：當(dāng)為 clk 加上時鐘脈沖信號后，分別為 p0、p p p p p7 指定輸出信號后， count 會一次選擇 8 個數(shù)碼管進(jìn)行顯示， data則顯示當(dāng)時選擇的數(shù)碼管要表示的數(shù)據(jù)。 搶答報警模塊 本設(shè)計設(shè)置 9 秒倒計時搶答時間 ，在此 9 秒倒計時內(nèi)進(jìn)行搶答，當(dāng)完成 9 秒倒計時仍沒有人搶答，則報警燈亮。 搶答報警模塊 VHDL 程序設(shè)計關(guān)鍵代碼 end if。 end process p2。 end one。 搶答報警模塊元件圖 運(yùn)行搶答報警模塊，生成元件圖 (如圖 322)： 圖 322搶答報警模塊元件 搶答報警模塊元件圖分析：如上圖 rst 為復(fù)位按鈕， q 為倒計時時間輸入， warm端為報警輸出。 搶答報警模塊仿真 使用 QuartusⅡ?qū)尨饒缶K進(jìn)行功能仿真 (如圖 323)： 圖 323搶答報警模塊仿真 搶答報警模塊仿真 (如圖 323)分析：如圖在 rst 復(fù)位端高電平有效之后， q 倒計時為 0 秒時報警輸出端 warm 為高電平。 答題報警模塊 本設(shè)計設(shè)置 59 秒、 39 秒、 19 秒倒計時為答題時間，允許選手在此時間內(nèi)進(jìn)行搶答，當(dāng)完成規(guī)定秒數(shù)倒計時后仍沒有人搶答，則答題報警燈亮。 答題報警模塊 VHDL 程序設(shè)計關(guān)鍵代碼 end entity dtbj。 architecture one of dtbj is begin p2:process(rst,qa,qb) begin if rst=39。139。then warn=39。039。 elsif qa=0000 and qb=0000 then warn=39。139。 else warn=39。039。 end if。 end process p2。 end one。 答題報警模塊元件圖 運(yùn)行答題報警模塊，生成元件圖 (如圖 324)： 圖 324答題報警模塊元件 答題報警模塊元件圖 (如圖 324)分析： rst 為復(fù)位信號， qa、 qb 為接收答 題倒計時模塊時間的輸入端， warm 為答題報警信號輸出端。 答題報警模塊仿真 使用 QuartusⅡ?qū)Υ痤}報警模塊進(jìn)行功能仿真 (如圖 325)： 圖 325答題報警模塊仿真 答題報警模塊仿真 (如圖 325)分析：當(dāng) rst 為低電平復(fù)位后， qa、 qb 輸入為倒計時 0 秒后，答題報警信號輸出端 warm 輸出高電平報警。 頂層模塊 在此模塊中對前面 10 個模塊進(jìn)行綜合編寫，輸出其綜合功能。 頂層模塊電路圖 圖 326頂層模塊電路圖 頂層模塊電路圖 (如圖 325)分析：將以上各 個模塊的元件進(jìn)行連接生成頂層文件。 頂層模塊元件圖 abcdrs tc lraddldnentatbs ubc lks to psasbscsdc ount[2..0]data [6 ..0]r1r2qiangdains t 圖 327頂層模塊元件圖 頂層模塊元件圖 (如圖 326)分析： a、 b、 c、 d 為四組參賽選手搶答信號輸入端；rst 為復(fù)位信號輸入端； clr 為四組分?jǐn)?shù)清零端； add、 sub 為加分減分端； ldn 為答題倒計時預(yù)置端； en 為使能信號輸入端； ta、 tb 為答題倒計時選擇端； clk 為時鐘信號輸入端； stop 為停止搶答倒計時信號輸入端； sa、 sb、 sc、 sd 為搶答組別顯示輸出端；count 為數(shù)碼管顯示輸出端； data 為數(shù)碼管信息輸出端。 頂層模塊仿真 圖 328頂層模塊仿真 頂層模塊仿真 (如圖 328)分析：由于搶答情況眾多，上圖緊緊表示出其中的一種搶答情況。 第 4 章 硬件環(huán)境及調(diào)試過程 芯片介紹 CP1C120240C8N 芯片圖 (如圖 41)： 圖 41 EP1C120240C8N 實(shí)體圖 cyclone 系列 EP1C12Q240C8N 型號的 FPGA 可編程邏輯芯片。此芯片屬于 FPGA芯片，即現(xiàn)場可編程門陣列芯片，是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程 器件門電路數(shù)有限的缺點(diǎn)。 硬件實(shí)現(xiàn) 選擇芯片 選擇芯片： 本次設(shè)計采用的是北京百科融創(chuàng)教學(xué)儀器設(shè)備有限公司生產(chǎn)的 EDA/SOPCII+系列 EDA/SOPC 實(shí)驗開發(fā)系統(tǒng)， FPGA 目標(biāo)芯片型號為 Altera 公司的 Cyclone 系列中的EP1C12Q240C8N 芯片。 ① 在 Device 中進(jìn)行如下選擇 (如圖 42)： 圖 42 芯片選擇 引腳鎖定 ③ 選擇所需要的引腳 (如圖 43)： 圖 43 選擇引腳 ④配置引腳 (如圖 44)： 選擇頂層文件電路圖 (圖 326)電路圖，在圖 44 中，使 a、 b、 c、 d 分別與 S1~S4相接； sa、 sb、 sc、 sd 分別與 D2_1~D2_4 相接； clk 與 clock 相接； en、 ldn、 ta、 tb、stop、 add、 sub、 clr 分別與 K1~K7 相接， count 對應(yīng)七段數(shù)碼管的選擇連接， data 對應(yīng)數(shù)碼管顯示的連接。 Rst 與 rst 復(fù)位鍵連接。 圖 44 引腳分配 下載到 硬件環(huán)境 引腳鎖定后進(jìn)行全程編譯，選