【導(dǎo)讀】答器已經(jīng)作為一種工具得到了較為廣泛的應(yīng)用。顧名思義，電子搶答器是一種通。出最先獲得發(fā)言權(quán)選手的設(shè)備。此次設(shè)計有4組搶答輸入，每組設(shè)置一個搶答按鈕供搶答者使用。第一搶答信號的鑒別和鎖存功能。當(dāng)?shù)谝粨尨鹫甙聪聯(lián)尨痖_關(guān)時，該組指示燈亮。同時，電路也具備自鎖功能，保證能夠?qū)崿F(xiàn)在一路成功搶答有效。后，其他三路均不能搶答。本設(shè)計基于VHDL語言，采用FPGA為控制核心，并結(jié)。合動手實(shí)踐完成，具有電路簡單、操作方便、靈敏可靠等優(yōu)點(diǎn)。塊，掃描模塊，片選模塊，定時報警模塊和譯碼模塊。編程完成后，使用。QuartersII工具軟件進(jìn)行編譯仿真驗(yàn)證。于FPGA的電子搶答器的源程序。在進(jìn)行智力競賽搶答題比賽時,各參賽者考慮后都想搶先答題。有合適的設(shè)備,有時難以分清他們的先后，使主持人感到為難。利進(jìn)行,需要有一個能判斷搶答先后的設(shè)備,我們將它稱為智力競賽搶答器。

　　

【正文】 在這個模塊中主要實(shí)現(xiàn)搶答過程中的搶答功能，并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入 (以時間控制系統(tǒng)的 WARN輸出信號為信號源 )、一個和時間控制系統(tǒng)公用的 CLEAR端、 4人搶答輸入信號端 S0， S1， S2， S3和有一個時鐘信號端 CLK，這個時鐘信號是個高頻信號，用以掃描 S0， S1， S2， S3是否有信號輸 入。輸出端有對應(yīng)于 S0， S1， S2， S3編號的 4個指示燈 LED 和 4線 2進(jìn)制輸出端 STATES （用于鎖存當(dāng)前的狀態(tài)），還有一個 STOP 端用于指示 S0， S1， S2， S3按鈕狀態(tài)。 14 圖 5 搶答鎖存電路的模塊 仿真 圖 6 仿真圖 由圖中可看出在復(fù)位信號 ＣＬＥＡＲ 從高電平降到低電平后，搶答器開始正常工作，此時搶答開始。在此之前Ｓ０搶答無效。而Ｓ２作為第一搶答者最先搶答，這時開始報警，數(shù)碼管輸出顯示 1，說明 A 最先搶答。 15 總結(jié) 一周的 FPGA 課程設(shè)計很快就過去了，其中真是有苦更有甜，苦的是我在第一次獨(dú)自設(shè)計一個應(yīng)用型設(shè)備時的不熟悉和不知所措，甜的是經(jīng)過一周的時間我通過回顧課本知識、詢問同學(xué)老師和上網(wǎng)學(xué)習(xí)收獲到了很多專業(yè)方面的知識更加鍛煉了我的動手能力和專業(yè)技能。 記得大二下學(xué)期第一次上 EDA 程序設(shè)計課的時候，我對硬件設(shè)計語言是那么的難以上手，通過杜老師一學(xué)期細(xì)致的講解，配合實(shí)驗(yàn)課程讓我對 EDA 相關(guān)知識、 VHDL 編程、 quartusII 軟件、 MAX_PLUSⅡ軟件 有了更深的理解和更熟練的掌握。 本次我的課程設(shè)計為四路競賽搶答器，根據(jù)電路的特點(diǎn)，我采用層次化結(jié)構(gòu)化設(shè)計，將此項(xiàng)設(shè)計任務(wù)分成部分模塊，分別對各個模塊進(jìn)行編程，然后再將各模塊合起來編譯，這一步一步的加深了我們對于層次化設(shè)計的理解和對 VHDL設(shè)計流程的熟悉 。在設(shè)計的過程中，遇到問題我們盡量獨(dú)立思考，查找資料，到自己不能解決的時候就和同小組同學(xué)研究討論，或者向指導(dǎo)老師請教。這樣的經(jīng)歷不僅提高了我們獨(dú)立發(fā)現(xiàn)問題、分析問題、解決問題的能力，又很好地培養(yǎng)了交流合作的精神。 通過這次課程設(shè)計，進(jìn)一步加深了我對 EDA 技術(shù)的了解，讓我更加明確VHDL 的設(shè)計 流程， 并產(chǎn)生了更加濃厚的興趣。特別是當(dāng)每一個模塊程序調(diào)試成功時，內(nèi)心的滿足感真的無法形容。這次經(jīng)歷更讓我懂得了理論與實(shí)際相結(jié)合是十分重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，使理論服務(wù)于實(shí)際，才能真正為社會服務(wù)。在設(shè)計的過程中我們不可避免的遇到各種問題，因?yàn)檫@畢竟第一次做的，難免會不盡善盡美。同時在設(shè)計的過程中發(fā)現(xiàn)了自己不少不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固，以后一定加強(qiáng)基礎(chǔ)知識的學(xué)習(xí)。 在這次課程設(shè)計種我積累了很多寶貴的經(jīng)驗(yàn)，這對于未來 出身社會的我無疑是一筆巨大財富。沒有誰是天生就知道那個該怎么做的，都是要靠自己慢慢去探索、學(xué)習(xí)、嘗試的。我深刻知道用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降 16 低了開發(fā)成本。這些課程知識的學(xué)習(xí)我們電子信息工程的同學(xué)提供了莫大的幫助，我們理當(dāng)認(rèn)真學(xué)習(xí)這些語言和算法。 總體來說，這次有意義的課程設(shè)計讓我們都收獲頗豐。在學(xué)習(xí)了 EDA 技術(shù)一學(xué)期后我們接著跟隨杜老師學(xué)習(xí)了單片機(jī)，在這個知識融會貫通的節(jié)骨眼上開展了基于ＦＰＧＡ的課程設(shè) 計無疑幫助我們更好的理解軟件設(shè)計的方法，培養(yǎng)了我們獨(dú)立完成一個項(xiàng)目設(shè)計的能力，進(jìn)一步加深了對 EDA 技術(shù)相關(guān)課程的理解，增強(qiáng)了以后專業(yè)學(xué)習(xí)的興趣，為以后深入學(xué)習(xí)甚至是工作都積累了寶貴的經(jīng)驗(yàn)，感謝杜老師和耿老師給我們提供這次設(shè)計的機(jī)會。 17 致謝 本次課程設(shè)計是在我的導(dǎo)師杜老師和耿老師悉心的指導(dǎo)和耐心的幫助之下才得以順利完成的。這些專業(yè)基礎(chǔ)知識正是我的ＥＤＡ技術(shù)兼單片機(jī)任課老師杜海明老師和ＦＰＧＡ高級應(yīng)用任課老師耿鑫老師在一節(jié)又一節(jié)富含激情而且 充滿了專業(yè)前沿知識的課堂中點(diǎn)點(diǎn)滴滴的傳授給我們的。兩位恩師那嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和淵博的專業(yè)知識時時刻刻鼓勵著我不斷前行，猶記得杜老師為了給我們做實(shí)驗(yàn)中午無法休息，周末來到學(xué)校加班，對待同學(xué)們像自己的孩子一樣慈祥而關(guān)愛，也難忘耿老師對待學(xué)生一絲不茍，為我們補(bǔ)課做實(shí)驗(yàn)依然如日常教學(xué)一般認(rèn)真。老師們誨人不倦的作風(fēng)和踏實(shí)認(rèn)真地品格無不深深的影響著我，受益無窮，我很榮幸能成為這樣優(yōu)秀的教師的學(xué)生，借此課程設(shè)計結(jié)束之際特向這些勤勤懇懇的專業(yè)課老師們表達(dá)我最深最誠摯的敬意，謝謝你們！ 同時，我還要感謝我的同學(xué)們和所有給予這次 課程設(shè)計幫助的老師們，遇到困難時我們一起討論如何解決，調(diào)試成功時我們歡呼雀躍為了一點(diǎn)點(diǎn)成功激動不已，不積跬步無以成千里，相信通過這一點(diǎn)一滴的進(jìn)步我們一定能夠成為像各位老師一樣富有專業(yè)技能為社會做出貢獻(xiàn)的有為之士！ 最后，再一次真誠的感謝各位老師和同學(xué)們，也謝謝這次答辯的老師們，感謝您百忙之中抽出時間為我們提出寶貴的意見和建議，謝謝你們！ 18 參考文獻(xiàn) [１ ] 王萍 .電子設(shè)計自動化 EDA 教程 [M].成都：電子科技大學(xué)出版社， 2020 [２ ] 黃繼業(yè)，潘松 .EDA 技術(shù)實(shí)用教程 [M].北京：科學(xué) 出版社， 2020 [３ ] 謝自美 .電子線路測試 (第三版 )[M].北京：華中科技大學(xué)出版社， 2020 [４ ] 董玉冰 .Multsim9 在電工電子技術(shù)中的應(yīng)用 [M].北京：清華大學(xué)出版社， 2020 [５ ] 陳振官 .數(shù)字電路及制作實(shí)例 [M].北京：國防工業(yè)出版社， 2020 [６ ] 褚振勇 . FPGA 設(shè)計及應(yīng)用（第三版） [M].西安電子科技大學(xué)出版社 .2020,4 [７ ] 陳懷琛 .MATLAB 及在電子信息課程中的應(yīng)用 [M].北京：電子工業(yè)出版社 .2020,1