基于fpga的四路搶答器-資料下載頁
2025-01-16 10:44本頁面
【正文】 PORT(CLK,R:IN std_logic。 SEL:buffer std_logic_vector(2 DOWNTO 0))。 END SEL。 ARCHITECTURE behave OF SEL IS BEGIN PROCESS(CLK,R) BEGIN IF R=39。139。 THEN SEL=000。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF SEL=010THEN SEL=000。 ELSE SEL=SEL+1。 END IF。 END IF。 END PROCESS。 END behave。仿真從圖中看出，在復位開始信號為1時不工作，在為0后開始工作，SEL信號在02這三個數(shù)內(nèi)隨CLK信號的變化循環(huán)，實現(xiàn)數(shù)碼管的循環(huán)顯示。四、完整電路設(shè)計與分析（一）主電路圖 下圖為具有完整搶答器功能的結(jié)構(gòu)圖，其中用到了搶答模塊一個，計時模塊一個，譯碼模塊兩個，選擇模塊一個，位循環(huán)模塊一個。共有17個輸入，11個輸出。（二）時序仿真圖下圖為整個模塊的時序仿真圖，由圖中可看出，在復位信號為0后，搶答器開始工作，在有搶答信號后搶答器報警，數(shù)碼管輪流顯示計時時間及最先搶答的搶答器對應的號碼。 （三）芯片引腳分布圖下圖為將程序下載到芯片前設(shè)置的引腳分布。五、性能測試與分析將R鍵撥到0觀察數(shù)碼管是否開始從60倒計時，然后再將R鍵撥回1，之后將使能信號EN撥至1，將cs,cg設(shè)置為想要輸入的時間，然后將R撥至0，觀察數(shù)碼管是否顯示修改過之后的時間，并從設(shè)置好的時間開始計時。在計時功能驗證完成后，按下?lián)尨鹦盘?，此時搶答器發(fā)出警報聲，并在數(shù)碼管上顯示出最先搶答的組對應的編號，說明搶答器功能正常。六、實驗設(shè)備裝有QuartusⅡ的計算機，教學實驗箱，導線若干。七、心得體會在EDA技術(shù)中最為矚目的是以現(xiàn)代電子技術(shù)為特征的邏輯設(shè)計仿真測試技術(shù)。該技術(shù)只需要通過計算機就能對所設(shè)計的電子系統(tǒng)從不同層次的性能特點上，進行一系列準確的測試和仿真，大大的方便了我們的設(shè)計，避免了受現(xiàn)實中有限的器件的限制。在本次課設(shè)中，我做的是四路搶答器。在最開始的一個禮拜，我先是從網(wǎng)絡(luò)上找到了類似題目的課程設(shè)計，參考并閱讀了他人的程序，然后再在電腦上按模塊編寫成序，編寫完成后進行了仿真。在編寫程序的過程中，我發(fā)現(xiàn)自己在對VHDL語言的掌握上還有很多欠缺，程序也是經(jīng)過了許多遍的修改之后，才做到了在盡可能簡練的基礎(chǔ)上將功能完整實施出來。在自模塊編寫完成后我又開始進行了完整電路的設(shè)計，在電路連接完成后進行了時序仿真，在第一次仿真完成后我發(fā)現(xiàn)電路仿真結(jié)果與預期所設(shè)想的還存在一些差距，經(jīng)檢查發(fā)現(xiàn)是計時模塊有一點問題，在經(jīng)過改正之后，終于仿真出理想的時序圖。在這次課程設(shè)計中，我體會到了要想完成一個完整的設(shè)計是多么復雜與不易。通過這次課設(shè)，鍛煉了我進行編程以及設(shè)計的能力，也讓我認識到了自己的不足，更堅定了我認真學習的決心。八、參考文獻[1] 、李國洪，沈明山：《可編程邏輯器件EDA技術(shù)與實踐》，機械工業(yè)出版社[2]、網(wǎng)絡(luò)相關(guān)課題資源 指導教師評語及設(shè)計成績 評 語 課程設(shè)計成績： 指導教師： 日期： 年 月 日 12
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