基于fpga的四路搶答器-wenkub
2023-01-31 10:44:23 本頁(yè)面
【正文】 關(guān)鍵詞EDA、可編程邏輯器件、計(jì)數(shù)器、顯示器 目 錄一 概 述……………………………………………………………………………1二 方案設(shè)計(jì)與論證……………………………………………………………………1三單元電路程序設(shè)計(jì)及其功能驗(yàn)證 …………………………………………………2（一） 搶答鎖存模塊的設(shè)計(jì) ……………………………………………………2（二） 計(jì)時(shí)模塊的設(shè)計(jì)……………………………………………………………4 （三） 數(shù)據(jù)選擇模塊的設(shè)計(jì)………………………………………………………5（四） 譯碼模塊的設(shè)計(jì) …………………………………………………………6（五） 位循環(huán)模塊的設(shè)計(jì)…………………………………………………………8四 完整電路設(shè)計(jì)與分析………………………………………………………………9（一）主電路圖 ……………………………………………………………………9（二）時(shí)序仿真圖 …………………………………………………………………9（三）芯片引腳分布圖……………………………………………………………10五 性能測(cè)試與分析 …………………………………………………………………10六 實(shí)驗(yàn)設(shè)備 …………………………………………………………………………10七 心得體會(huì) …………………………………………………………………………10八 參考文獻(xiàn) …………………………………………………………………………11 課程設(shè)計(jì)任務(wù)書(shū)課題名稱(chēng)競(jìng)賽槍答器設(shè)計(jì)完成時(shí)間2012.指導(dǎo)教師胡輝職稱(chēng)副教授學(xué)生姓名郭思華班 級(jí)B10212總體設(shè)計(jì)要求和技術(shù)要點(diǎn)總體設(shè)計(jì)要求： 通過(guò)本課程的學(xué)習(xí)使學(xué)生掌握可編程器件、EDA開(kāi)發(fā)系統(tǒng)軟件、硬件描述語(yǔ)言和電子線(xiàn)路設(shè)計(jì)與技能訓(xùn)練等各方面知識(shí)；提高工程實(shí)踐能力；學(xué)會(huì)應(yīng)用EDA技術(shù)解決一些簡(jiǎn)單的電子設(shè)計(jì)問(wèn)題。本文介紹了以FPGA為基礎(chǔ)的四路搶答器的設(shè)計(jì)，此次設(shè)計(jì)是一個(gè)有4組搶答輸入，并具有搶答計(jì)時(shí)控制，到時(shí)報(bào)警以及時(shí)間顯示等功能的通用型搶答器。此次設(shè)計(jì)它以VHDL硬件描述為平臺(tái)，結(jié)合動(dòng)手實(shí)踐完成。技術(shù)要點(diǎn)：搶答器同時(shí)供4名選手或4個(gè)代表隊(duì)比賽，分別用4個(gè)按鈕設(shè)計(jì)一個(gè)4路智力競(jìng)賽搶答器，具體設(shè)計(jì)要求如下：，該開(kāi)關(guān)由主持人控制。3. 搶答器具有定時(shí)搶答功能，且一次搶答的時(shí)間由主持人設(shè)定（如30秒）。工作內(nèi)容及時(shí)間進(jìn)度安排工作內(nèi)容：各模塊編程及編譯、波形仿真、整體電路的連接及仿真。課程設(shè)計(jì)成果1．與設(shè)計(jì)內(nèi)容對(duì)應(yīng)的軟件程序，時(shí)序仿真圖，對(duì)應(yīng)生成的邏輯器件。二、方案設(shè)計(jì)與論證將該任務(wù)分成五個(gè)模塊進(jìn)行設(shè)計(jì)，分別為：搶答器搶答模塊、搶答器計(jì)時(shí)模塊、位循環(huán)模塊、譯碼模塊和選擇模塊。在搶答開(kāi)始后，當(dāng)任意一路搶答器按下后，信號(hào)輸入并進(jìn)行鎖存，這時(shí)其它搶答按鍵再按下也不起作用。此模塊包含時(shí)鐘信號(hào)CLK；系統(tǒng)復(fù)位信號(hào)R；修改時(shí)間使能信號(hào)EN；無(wú)人搶答警報(bào)信號(hào)BJ；有人搶答停止計(jì)時(shí)信號(hào)ST；時(shí)間設(shè)置輸入十位和個(gè)位信號(hào)cg，cs；計(jì)時(shí)十位和個(gè)位輸出信號(hào)SW，GW。在本 次課設(shè)中主要用于對(duì)時(shí)間的個(gè)位、十位的數(shù)值進(jìn)行相應(yīng)的譯碼，使其在數(shù)碼 管上能顯示出正常數(shù)字。此模塊包含CLK控制信號(hào)，復(fù)位控制信號(hào)R，輸出信 號(hào)SEL。 USE 。 BJ:OUT std_logic。139。 ELSIF CLK39。139。 THEN Y=1101101。
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