基于fpga的四路搶答器-wenkub.com
2025-01-13 10:44 本頁(yè)面
【正文】 在這次課程設(shè)計(jì)中，我體會(huì)到了要想完成一個(gè)完整的設(shè)計(jì)是多么復(fù)雜與不易。在本次課設(shè)中，我做的是四路搶答器。在計(jì)時(shí)功能驗(yàn)證完成后，按下?lián)尨鹦盘?hào)，此時(shí)搶答器發(fā)出警報(bào)聲，并在數(shù)碼管上顯示出最先搶答的組對(duì)應(yīng)的編號(hào)，說(shuō)明搶答器功能正常。共有17個(gè)輸入，11個(gè)輸出。 END PROCESS。THEN IF SEL=010THEN SEL=000。 THEN SEL=000。 SEL:buffer std_logic_vector(2 DOWNTO 0))。 USE 。 END PROCESS。 WHEN1000=Y=1111111。 WHEN0100=Y=0110011。 ARCHITECTURE behave OF YMMK IS BEGIN PROCESS(SJ) BEGIN CASE SJ IS WHEN0000=Y=1111110。 USE 。仿真圖從圖中可看出，在SEL信號(hào)為2時(shí)，輸出計(jì)時(shí)時(shí)間的十位（S信號(hào)），在SEL信號(hào)為1時(shí)，輸出計(jì)時(shí)時(shí)間的個(gè)位（G信號(hào)），在SEL信號(hào)為0時(shí)，輸出最先搶答的搶答器的編號(hào)（H信號(hào)）。 Z:OUT std_logic_vector(6 DOWNTO 0))。 USE 。仿真圖從圖中可看出，在復(fù)位信號(hào)為1時(shí)，始能信號(hào)EN為1，這時(shí)計(jì)時(shí)時(shí)間改變?yōu)閏s,cg中輸入的06秒，在復(fù)位信號(hào)變?yōu)?后開始計(jì)時(shí)，在計(jì)時(shí)時(shí)間到達(dá)0時(shí)由于無(wú)人搶答（由停止信號(hào)ST控制），故產(chǎn)生報(bào)警信號(hào)開始報(bào)警。039。139。 END IF。 IF SW=0000THEN SW=0110。 ELSIF CLK39。 SW=0110。 SW=cs。139。END JS。ENTITY JS IS PORT(R,ST,EN,CLK:IN std_logic。（二）計(jì)時(shí)模塊VHDL源程序LIBRARY ieee。 END IF。 END IF。 THEN Y=1111001。139。THEN IF Y=0000000 THEN IF A=39。039。 ARCHITECTURE behave OF QDMK IS BEGIN PROCESS(A,B,C,D,R,CLK) BEGIN IF R=39。 SIGNAL CLK:IN std_logic。 USE 。在本次課設(shè)中共利用了 三個(gè)數(shù)碼管，所以將SEL設(shè)置在000，001，010三個(gè)數(shù)之間循環(huán)，使得數(shù) 碼管僅顯示后三位。 譯碼模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中將BCD碼轉(zhuǎn)換成7段的功能。在搶答開始主持人按下復(fù)位鍵后進(jìn)行60秒的倒計(jì)時(shí)，并且在60秒倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警，若有選手搶答則計(jì)時(shí)停止,主持人也可以手動(dòng)設(shè)置計(jì)時(shí)時(shí)間。方案論證： 搶答鎖存模塊；在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能。搶答器共有3個(gè)輸出顯示，選手代號(hào)、計(jì)數(shù)器的個(gè)位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。 15周周六在實(shí)驗(yàn)室調(diào)試程序 周日下載驗(yàn)證，做硬件實(shí)驗(yàn)。 5. 如果定時(shí)時(shí)間已到，無(wú)人搶答，本次搶答無(wú)效，系統(tǒng)報(bào)警并禁止搶答，定時(shí)顯示器上顯示00。選手搶答實(shí)行優(yōu)先鎖存，優(yōu)先搶答選手的編號(hào)一直保持到主持人將系統(tǒng)清除為止。
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