【正文】 數(shù)碼管驅(qū)動模塊 程序設(shè)計 module decode47(a , D)。 搶答判 別模塊的波形仿真如圖 41 與 42。 led_f=states。 reg [3:0] led_f。 output [3:0] led_f。 搶答判別程序設(shè)計 Module qiang_da_pan_bie(clr,en,a,b,c,d,led_a,led_b,led_c,led_d,led_t,led_f)。 現(xiàn)其邏輯框圖如 37 所示 。鎖存，就是把 信號 暫存以維持某種電平狀 態(tài)。運行模塊是首先設(shè)定周期脈沖，定時的加減 1， 有搶答判別模塊 的輸出給 chos 決定了哪組的計分，其中a1[3..0],a2[3..0]分別 表示 a 組分數(shù)的個位與十位， b1[3..0],b2[3..0]分別 表示 b組分數(shù)的個位與十位， c1[3..0],c2[3..0]分別 表示 c 組分數(shù)的個位與十位，d1[3..0],d2[3..0]分別 表示 d 組分數(shù)的個位與十位。 現(xiàn)其邏輯框圖如 35 所示。 c lks ignres eta2[ 3. .0]a1[ 3. .0]s peakji_s hi_m o_k uaiins t 圖 34 計時模塊邏輯框圖 河南科技大學本科畢業(yè)設(shè)計（論文） 23 167。 其中計時模塊需要的計時脈沖信號應該是 1HZ 的，而實際上我們所使用的頻率大部分都是 50HZ 的，這就需要分頻 器的作用，分頻模塊將在下面給與介紹?，F(xiàn)其邏輯框圖如 33 所示。動態(tài)驅(qū)動是將所有數(shù)碼管 8 個顯示筆 a,b,c,d,e,f,g,dp 的同名端連在一起，另外為每個數(shù)碼管的公共極 COM 增加位選通控制電路，位選通由各自獨立的 I/O 線控制，當單片機輸出字形碼時，所有數(shù)碼管都接收到相同的字形碼，但究竟是哪個數(shù)碼管會顯示出字形，取決于單片機對位選通 COM 端電路的控制，所以我們只要將需要顯示的數(shù)碼管的選通控制打開，該位就顯示出字形，沒有選通的數(shù)碼管就不會亮。靜態(tài)驅(qū)動也稱直流驅(qū)動。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管，共陽數(shù)碼管在應用時應將公共極 COM 接到 +5V，當某一字段發(fā)光二極管的陰極為低電平時，相應字段就點亮，當某一字段的陰極為高電平時，相應字段就不亮。 該模塊的邏輯框圖如圖 32 所示。 其流程圖如圖 31。 鎖存器在外部信號沒要求進行鎖存操作時，則會跟著輸入的變化而變化，然而當外部要求進行鎖存時，就是立即鎖存住當前的數(shù)據(jù)，即輸出保持當前的數(shù)據(jù)不再變化。 搶答器 工作原理 分頻器主要是運用計數(shù)器的功能，由于實際上我們使用的是 50HZ 的頻率，所以我將設(shè)計計數(shù)器，其在每個脈沖的上升沿來臨時，就會加 1，直到加到 25 時， 則會使輸出脈沖致 1，在下一個 25 時，則會使輸出脈沖致 0。 搶答器 構(gòu)成 本次設(shè)計的搶答器 ，其 系統(tǒng)芯片主要采用 EP2C8Q208，由搶答判別模塊，計 時模塊，分頻器模塊，計分模塊，鎖存器模塊，數(shù)碼管驅(qū)動模塊組成。掌握了 Verilog HDL 語言建模、綜合和仿真技術(shù)，不僅可以增加對數(shù)字電路設(shè)計的深入了解，還可以為后續(xù)高級階段的高級學習打好基礎(chǔ) ，包括數(shù)字信號處理和數(shù)字通信的 FPGA 實現(xiàn)、 IC 設(shè)計等領(lǐng)域。 (3) 優(yōu)勢不同 傳統(tǒng)觀念認為 Verilog HDL 在系統(tǒng)級抽象方面較弱，不太適合大型的系統(tǒng)； VHDL 側(cè)重于系統(tǒng)描述，從而更多地為系統(tǒng)級設(shè)計人員所采用； Verilog HDL 側(cè)重于電路級描述，從而更多地為電路設(shè)計人員所采用。 Verilog HDL 與 VHDL 的區(qū)別 河南科技大學本科畢業(yè)設(shè)計（論文） 17 Verilog HDL 和 VHDL 作為描述硬件電路設(shè)計的語言，其共同特點在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計中層次與范圍的描述；可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述；具有電路仿真與驗證機制以保證設(shè)計的正確性；支持電路描述由高層到低 層的綜合轉(zhuǎn)換；硬件描述與實現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進去）；便于文檔管理；易于理解和設(shè)計重用。 (4) 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口 到端口的時延及路徑時延和設(shè) 計的時序檢查。 Verilog HDL 主要功能 (1) 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。 1992年， OVI 決定致力于推 廣 Verilog OVI標準成為 IEEE 標準。那時它只是一種專用語言。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。 這種硬件語言不僅定義了語法。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 167。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。 FPGA 的應用 FPGA 的應用可分為三個層面：電路設(shè)計，產(chǎn)品設(shè)計，系統(tǒng)設(shè)計。 (2) 圖形方式。編程語言主要有VHDL 和 Verilog兩種硬件 描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx的集成綜合 EDA 軟件 QuartusII 以及第三方工具。在 ISE 中對應的工具就是 iMPACT。 (7) 時序仿真與驗證，將布局布線后的延時信息反標注到網(wǎng)表中用來檢測時序工作情況，時序仿 真包括的延時信息最全，也最精確，能較好的反映芯片的實際工作情況 。 (6) 實現(xiàn)（ Implementation），實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上， Xilinx 的實現(xiàn)過程分為翻譯（ Translate）、映射（ Map）、和布局布線（ Placeamp。 (3) 功能仿真，驗證設(shè)計電路的邏輯功能 。 167。當然，可以將多片塊 RAM 級聯(lián)起來形成更大的 RAM，此時只受限于芯片內(nèi)塊 RAM的數(shù)量 ，而 不再受上面兩條原則約束。 CAM 存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比 較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在 路由 的地址交換器中有廣泛的應用。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。第一類是 河南科技大學本科畢業(yè)設(shè)計（論文） 11 全局布線資源，用于芯片內(nèi)部全局時鐘和全局復位 /置位的布線；第二類是長線資源，用以完成芯片 Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。 Xilinx 推出最先進的 FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。 CLB 的實際數(shù)量和特性會依器件的不同而不同，但是每個 CLB 都包含一個可配置開關(guān)矩陣，此矩陣由 4 或 6個輸入、一些選型電路（多路復用器等）和觸發(fā)器組成。當外部輸入信號經(jīng)過 IOB 模塊的存儲單元輸入到FPGA 內(nèi)部時，其保持時間（ Hold Time）的要求可以降低，通常默認為 0。 FPGA 芯片 主要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。 查找表（ LookUpTable）簡稱為 LUT， LUT 本質(zhì)上就是一個 RAM。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對 FPGA 的重復配置。 FPGA 是在 PAL、 GAL、 EPLD、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 FPGA 芯片結(jié)構(gòu) FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。這種配置的改變甚至可以在系統(tǒng)的運行中進行，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。 可重復編程型 FPGA 采用 SRAM 開關(guān)元件或快閃 EPROM 控制的開關(guān)元件。在這種連線結(jié)構(gòu)中，不同位置邏輯單元的連接線是確定的，因而布線延時是固定和可預測的。 2) 按互連結(jié)構(gòu)分類 根據(jù) FPGA 內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩 類。按照邏輯功能塊的大小不同，可將 FPGA 分為細粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類。廠商也可能會提供便宜的但是編輯能力差的 FPGA。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 (4) FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。它是作為專用集成電路 （ ASIC）領(lǐng)域中的一種半 定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。在判別選手是否回答正確后，由主持人控制加減按鈕進行給分。 167。 (2) FPGA 的運行速度快?？傊布O(shè)計不僅工作量大，而且要求也高。數(shù)字搶答器電路主要是由電子元器件組成，數(shù)字搶答器由主體電路與擴展電路組成。 其中單片機 AT89C51 是系統(tǒng)工作的核心，它主要負責控制各個部分協(xié)調(diào)工作 .。 167。 目前進入我國并具有廣泛 影響的 EDA 軟件是系統(tǒng)設(shè)計軟件輔助類和可編程芯片輔助設(shè)計軟件： Protel、 Altium Designer、 PSPICE、 multisim12(原EWB 的最新版本 )、 OrCAD、 PCAD、 LSIIogic、 MicroSim、 ISE、 modelsim、Matlab 等等。 EDA 技術(shù)發(fā)展 EDA 是電子設(shè)計自動化（ Electronic DesignAutomation）的縮寫，在 20世紀 90 年代初從 計算機輔助設(shè)計 （ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的 。 根據(jù)本次設(shè)計的技術(shù)要求，特設(shè)計了以下各種模塊來實現(xiàn)搶答器的基本功能：搶答判別模塊，計時模塊，分頻器模塊，計分模塊，鎖存器模塊，數(shù)碼管驅(qū)動模塊等等?？傊布O(shè)計不僅工作量大，而且要求也高。這就不能為以后進行搶答器組數(shù)的增加進行改進了。 單片機搶答器的設(shè)計。 如今無論是什么場合，只要舉辦搶答比賽，我們都能見到搶答器的使用，因為 它以客觀的電子電路進行狀態(tài)判斷，避免了競賽中出現(xiàn)的人為的失誤，或者由于某些原因造成的不公平。 分 頻模塊程序設(shè)計 .................................................................... 31 167。 總體模塊 ....................................................................................24 第 4 章 搶答器程序設(shè)計、實現(xiàn)與仿真 .............................................26 河南科技大學本科畢業(yè)設(shè)計（論文） IV 167。 計時模塊 ....................................................................................22 167。 搶答器構(gòu)成 .........................................................................18 167。 Verilog HDL 簡介 ..............................................................15 167。 FPGA 設(shè)計流程 .................................................................12 167。 課題研究的必要性 ............................................................. 4 167。經(jīng)過編譯及其仿真所設(shè)計的程序 ，該設(shè)計的搶答器基本能夠?qū)崿F(xiàn)此次設(shè)計的要求，從而完成了搶答器 應具備 的功能。 主持人在允許搶答的情況下，計時器開始從 30s 開始 倒計時， 直到有人搶答成功后，由鎖存器將時間鎖存住，此時數(shù)碼管上 將 顯示剩余時間 及 搶答 成功 選手號碼，同時對應選手的 LED 燈也被點亮 。 河南科技大學本科畢業(yè)設(shè)計（論文） I 基于 FPGA 的搶答器設(shè)計 摘 要 本文介紹了一種采用 EDA 技術(shù)，基于 FPGA 并在 QuartusⅡ 工具軟件環(huán)境下使用 Verilog 硬件 描述 語言編寫的數(shù)碼管顯示 4 路搶答器的電路設(shè)計 。在判 斷選手是否回答正確后，由主持人控制加減按鈕進行給分。 關(guān)鍵詞： 搶答器， 數(shù)碼顯示， 硬件描述語言，可編程邏輯門陣列 河南科技大學本科畢業(yè)設(shè)計（論文） II FPGABASED RESPONDER DESIGN