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正文內(nèi)容

基于fpga的四路搶答器(編輯修改稿)

2025-02-12 10:44 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 ,復(fù)位控制信號(hào)R,輸出信 號(hào)SEL。三、單元電路程序設(shè)計(jì)及其功能驗(yàn)證(一)搶答鎖存模塊 VHDL源程序 LIBRARY ieee。 USE 。 USE 。 USE 。 ENTITY QDMK IS PORT(A,B,C,D:IN std_logic。 R:IN std_logic。 SIGNAL CLK:IN std_logic。 BJ:OUT std_logic。 Y:buffer std_logic_vector(6 DOWNTO 0))。 END QDMK。 ARCHITECTURE behave OF QDMK IS BEGIN PROCESS(A,B,C,D,R,CLK) BEGIN IF R=39。139。THEN Y=0000000。 BJ=39。039。 ELSIF CLK39。event AND CLK=39。139。THEN IF Y=0000000 THEN IF A=39。139。 THEN Y=0110000。 ELSIF B=39。139。 THEN Y=1101101。 ELSIF C=39。139。 THEN Y=1111001。 ELSIF D=39。139。 THEN Y=0110011。 END IF。 ELSE NULL。 END IF。 BJ=A OR B OR C OR D。 END IF。 END PROCESS。 END behave。仿真圖由圖中可看出在復(fù)位信號(hào)R從高電平降到低電平后,搶答器開始正常工作,A最先搶答,這時(shí)開始報(bào)警,數(shù)碼管輸出顯示1,說(shuō)明A最先搶答。(二)計(jì)時(shí)模塊VHDL源程序LIBRARY ieee。USE 。USE 。USE 。ENTITY JS IS PORT(R,ST,EN,CLK:IN std_logic。 cg,cs:IN std_logic_vector(3 DOWNTO 0)。 GW,SW:BUFFER std_logic_vector(3 DOWNTO 0)。 BJ:OUT std_logic)。END JS。ARCHITECTURE behave OF JS ISBEGINPROCESS(R,EN,ST,CLK) BEGIN IF ST=39。039。THEN IF R=39。139。THEN IF EN=39。139。THEN GW=cg。 SW=cs。 BJ=39。039。 ELSE GW=0000。 SW=0110。 BJ=39。039。 END IF。 ELSIF CLK39。EVENT AND CLK=39。139。THEN IF GW=0000THEN GW=1001。 IF SW=0000THEN SW=0110。 ELSE SW=SW1。 END IF。 EL
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