【文章內(nèi)容簡介】 tor和Chip Viewer觀察芯片內(nèi)部的連接于配置情況，或者使用ISE內(nèi)嵌的ChipScope Pro進(jìn)行在線邏輯分析。(8) 調(diào)試與加載配置，就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測試。在ISE中對應(yīng)的工具就是iMPACT。FPGA設(shè)計流程圖如圖21所示。圖21 FPGA設(shè)計流程圖167。 FPGA軟件設(shè)計FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。具體的設(shè)計輸入方式有以下幾種：(1) HDL語言方式。HDL既可以描述底層設(shè)計，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達(dá)到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。(2) 圖形方式?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高；狀態(tài)機(jī)描述主要用來設(shè)計基于狀態(tài)機(jī)思想的時序電路；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。167。 FPGA的應(yīng)用FPGA的應(yīng)用可分為三個層面：電路設(shè)計，產(chǎn)品設(shè)計，系統(tǒng)設(shè)計。1) 電路設(shè)計中FPGA的應(yīng)用連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石．事實上在電路設(shè)計中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠(yuǎn)的將來，通用和專用IP的設(shè)計將成為一個熱門行業(yè)！搞電路設(shè)計的前提是必須要具備一定的硬件知識．在這個層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗。2) 產(chǎn)品設(shè)計把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域，F(xiàn)PGA因為具備接口，控制，功能IP，內(nèi)嵌CPU等特點(diǎn)有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將是FPGA技術(shù)應(yīng)用最廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計對技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個行業(yè)正處在組建＂首發(fā)團(tuán)隊＂的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計是一種職業(yè)發(fā)展方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計領(lǐng)域會造就大量的企業(yè)和企業(yè)家，是一個近期的發(fā)展熱點(diǎn)和機(jī)遇。3) 系統(tǒng)級應(yīng)用系統(tǒng)級的應(yīng)用是FPGA與傳統(tǒng)的計算機(jī)技術(shù)結(jié)合，實現(xiàn)一種FPGA版的計算機(jī)系統(tǒng)如用Xilinx　V4, V5系列的FPGA，實現(xiàn)內(nèi)嵌POWER　PC　CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成 FPGA大型系統(tǒng)來講是很有幫助的。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。若在系統(tǒng)級應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點(diǎn)個人開發(fā)，希望能幫助想學(xué)FPGA 但很茫然無措的人理一理思路。這是一個不錯的行業(yè)，有很好的個人成功機(jī)會。但也肯定是一個競爭很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當(dāng)然還有市場適應(yīng)能力。167。2. 2 Verilog HDL概述167。 Verilog HDL簡介Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言，適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述，優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件。Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可以在相同描述中顯示的進(jìn)行時序建模。這種語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言、此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。這種硬件語言不僅定義了語法。而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設(shè)計者所接受。在一次努力增加語言普及性的活動中，Verilog HDL語言于1990年被推向公眾領(lǐng)域。 Open Verilog International （OVI）是促進(jìn)Verilog發(fā)展的國際性組織。1992年，OVI決定致力于推廣Verilog OVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog HDL于1995年成為IEEE標(biāo)準(zhǔn)，稱為IEEE Std 1364－1995。完整的標(biāo)準(zhǔn)在Verilog硬件描述語言參考手冊中有詳細(xì)描述。167。 Verilog HDL主要功能(1) 基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。(2) 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。(3) 開關(guān)級基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語言中。(4) 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。(5) 可采用三種不同方式或混合方式對設(shè)計建模。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實例語句描述建模。167。 Verilog HDL與VHDL的區(qū)別Verilog HDL和VHDL作為描述硬件電路設(shè)計的語言，其共同特點(diǎn)在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計中層次與范圍的描述；可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述；具有電路仿真與驗證機(jī)制以保證設(shè)計的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去）；便于文檔管理；易于理解和設(shè)計重用。但是，兩者又有著各自的特點(diǎn)：(1) 語法特點(diǎn)Verilog HDL和VHDL最大的差別在語法上，Verilog HDL是一種類C語言，而VHDL是一種ADA（Action Data Automation，行動數(shù)據(jù)自動化）語言。由于C語言簡單易用且應(yīng)用廣泛，因此也使得Verilog HDL語言容易學(xué)習(xí)，如果有C語言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握；相比之下，VHDL語句較為晦澀，使用難度較大。(2) 運(yùn)用群體由于Verilog HDL早在1983年就已推出，至今已有20多年的應(yīng)用歷史，因而Verilog HDL擁有更加廣泛的設(shè)計群體，成熟的資源也比VHDL豐富。(3) 優(yōu)勢不同傳統(tǒng)觀念認(rèn)為Verilog HDL在系統(tǒng)級抽象方面較弱，不太適合大型的系統(tǒng)；VHDL側(cè)重于系統(tǒng)描述，從而更多地為系統(tǒng)級設(shè)計人員所采用；Verilog HDL側(cè)重于電路級描述，從而更多地為電路設(shè)計人員所采用。但這兩種語言仍處于不斷完善之中，都在朝著更高級、更強(qiáng)大描述語言的方向前進(jìn)。其中，經(jīng)過IEEE Verilog HDL 2001標(biāo)準(zhǔn)補(bǔ)充之后，Verilog HDL 語言的系統(tǒng)級描述性能和可綜合性能有了大幅度提高。綜上所述，Verilog HDL 語言作為學(xué)習(xí)HDL設(shè)計方法入門和基礎(chǔ)是非常合適的。掌握了Verilog HDL 語言建模、綜合和仿真技術(shù)，不僅可以增加對數(shù)字電路設(shè)計的深入了解，還可以為后續(xù)高級階段的高級學(xué)習(xí)打好基礎(chǔ) ，包括數(shù)字信號處理和數(shù)字通信的FPGA實現(xiàn)、IC設(shè)計等領(lǐng)域。本文的設(shè)計中，采用Verilog HDL語言。167。 搶答器總體設(shè)計方案167。 搶答器構(gòu)成本次設(shè)計的搶答器，其系統(tǒng)芯片主要采用EP2C8Q208，由搶答判別模塊，計時模塊，分頻器模塊，計分模塊，鎖存器模塊，數(shù)碼管驅(qū)動模塊組成。搶答器結(jié)構(gòu)簡圖如圖23所示。圖23 搶答器結(jié)構(gòu)簡圖由圖23我們很清楚的看到系統(tǒng)都有哪些外圍電路組成，而且還能很快就能明白這次設(shè)計目的與原理。167。 搶答器工作原理分頻器主要是運(yùn)用計數(shù)器的功能，由于實際上我們使用的是50HZ的頻率，所以我將設(shè)計計數(shù)器，其在每個脈沖的上升沿來臨時，就會加1，直到加到25時，則會使輸出脈沖致1，在下一個25時，則會使輸出脈沖致0。這樣就能夠?qū)崿F(xiàn)將50HZ的脈沖變成1HZ的脈沖，用于控制計時模塊。計時模塊運(yùn)用的是計數(shù)器的減法運(yùn)算，當(dāng)外部條件滿足時，計時器就會從30S開始計時，一直計到零時，計數(shù)器停止，直到主持人按下復(fù)位按鈕，計數(shù)器復(fù)位，才能使下次搶答時能夠從頭開始。數(shù)碼管驅(qū)動主要是將4位變8位，即當(dāng)外部條件滿足時，就會將輸入的4位數(shù)據(jù)轉(zhuǎn)變成7位，從而能夠使其能夠在數(shù)碼管上顯示出來。鎖存器在外部信號沒要求進(jìn)行鎖存操作時，則會跟著輸入的變化而變化，然而當(dāng)外部要求進(jìn)行鎖存時，就是立即鎖存住當(dāng)前的數(shù)據(jù)，即輸出保持當(dāng)前的數(shù)據(jù)不再變化。第3章 搶答器模塊設(shè)計與實現(xiàn)167。 搶答判別模塊搶答判別模塊是實現(xiàn)搶答器搶答功能的核心元件了，通過搶答判別模塊來鑒別搶答的先后，其中設(shè)計的這個模塊中自帶鎖存功能，即當(dāng)其中一人或者一組搶答成功后，其余人或者組都不能再搶答了。該模塊還能夠進(jìn)行判別誰進(jìn)行了搶答，當(dāng)主持人還沒有說開始搶答時，就有人開始搶答時，該人或者該組面前的LED燈就會被點(diǎn)亮，對應(yīng)的報警器也會響起，同時數(shù)碼管這時也會顯示出提前搶答的組號，從而杜絕了一些不公平的元素。其流程圖如圖31。圖31 搶答判別流程圖 我們通過對FPGA以及硬件語言Verilo HDL的學(xué)習(xí)，只通過對系統(tǒng)的編程就滿足了該模塊的要求，能實現(xiàn)判別，鎖存，顯示，報警等功能。搶答判別模塊的輸入有en,clr,a,b,c,d,而輸出端為led_a,led_d以及4位led_f，4位led_t。其中en表示使能端，只有主持人按下這個按鈕，才能允許參賽選手進(jìn)行搶答；clr表示復(fù)位信號，當(dāng)主持人按下這個按鈕后，所有的狀態(tài)都將恢復(fù)成初始狀態(tài)，為下次搶答做好準(zhǔn)備；a,b,c,d表示四組搶答選手；led_a,led_d分別表示對應(yīng)小組的LED燈，用來顯示選手們的搶答情況；led_f表示報警信號，當(dāng)有選手提前搶答時，該對應(yīng)的報警器將會響起；led_t表示顯示選手號碼的信號，當(dāng)有選手搶答時，就會通過led_t輸出的信號使其組號在數(shù)碼管上顯示出來。該模塊的邏輯框圖如圖32所示。圖32 搶答判別模塊邏輯框圖167。 數(shù)碼管驅(qū)動模塊數(shù)碼管按段數(shù)可分為七段數(shù)碼管和八段數(shù)碼管，八段數(shù)碼管比七段數(shù)碼管多一個發(fā)光二極管單元（多一個小數(shù)點(diǎn)顯示）；按能顯示多少個“8”可分為1位、2位、3位、4位、5位、6位、7位等數(shù)碼管。按發(fā)光二極管單元連接方式可分為共陽極數(shù)碼管和共陰極數(shù)碼管。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極(COM)的數(shù)碼管，共陽數(shù)碼管在應(yīng)用時應(yīng)將公共極COM接到+5V，當(dāng)某一字段發(fā)光二極管的陰極為低電平時，相應(yīng)字段就點(diǎn)亮，當(dāng)某一字段的陰極為高電平時，相應(yīng)字段就不亮。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極(COM)的數(shù)碼管，共陰數(shù)碼管在應(yīng)用時應(yīng)將公共極COM接到地線GND上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時，相應(yīng)字段就點(diǎn)亮，當(dāng)某一字段的陽極為低電平時，相應(yīng)字段就不亮。數(shù)碼管要正常顯示，就要用驅(qū)動電路來驅(qū)動數(shù)碼管的各個段碼，從而顯示出我們要的數(shù)字，因此根據(jù)數(shù)碼管的驅(qū)動方式的不同，可以分為靜態(tài)式和動態(tài)式兩類。(1) 靜態(tài)顯示驅(qū)動。靜態(tài)驅(qū)動也稱直流驅(qū)動。靜態(tài)驅(qū)動是指每個數(shù)碼管的每一個段碼都由一個單片機(jī)的I/O端口進(jìn)行驅(qū)動，或者使用如BCD碼二十進(jìn)制譯碼器譯碼進(jìn)行驅(qū)動。靜態(tài)驅(qū)動的優(yōu)點(diǎn)是編程簡單，顯示亮度高，缺點(diǎn)是占用I/O端口多，如驅(qū)動5個數(shù)碼管靜態(tài)顯示則需要58=40根I/O端口來驅(qū)動，要知道一個89S51單片機(jī)可用的I/O端口才32個），實際應(yīng)用時必須增加譯碼驅(qū)動器進(jìn)行驅(qū)動，增加了硬件電路的復(fù)雜性。(2) 動態(tài)顯示驅(qū)動。動態(tài)驅(qū)動是將所有數(shù)碼管8個顯示筆a,b,c,d,e,f,g,dp的同名端連在一起，另外為每個數(shù)碼管的公共極COM增加位選通控制電路，位選通由各自獨(dú)立的I/O線控制，當(dāng)單片機(jī)輸出字形碼時，所有數(shù)碼管都接收到相同的字形碼，但究竟是哪個數(shù)碼管會顯示出字形，取決于單片機(jī)對位選通COM端電路的控制，所以我們只要將需要顯示的數(shù)碼管的選通控制打開，該位就顯示出字形，沒有選通的數(shù)碼管就不會亮。通過分時輪流控制各個數(shù)碼管的的COM端，就使各個數(shù)碼管輪流受控顯示，這就是動態(tài)驅(qū)動。 數(shù)碼管驅(qū)動模塊就是將輸入的2進(jìn)制代碼以7段譯碼方式輸出，其對應(yīng)的表格如表31。表31 2進(jìn)制與7段譯碼對應(yīng)表2進(jìn)制數(shù)7位譯碼00001111110000101100000010110110100111111001