【文章內(nèi)容簡介】 M 中的數(shù)據(jù)決定。 SRAM 型開關(guān)的 FPGA 是易失性的，每次重新加電， FPGA 都要重新裝入配置數(shù)據(jù)。 SRAM 型 FPGA 的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA 加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統(tǒng)的運(yùn)行中進(jìn)行，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。采用快閃 EPROM 控制開關(guān)的 FPGA 具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但在再編程的靈活性上較 SRAM 型 FPGA 差一些，不能實(shí)現(xiàn)動(dòng)態(tài)重構(gòu)。此外，其靜態(tài)功耗較反熔絲型及 SRAM 型的 FPGA高。 167。 FPGA 芯片結(jié)構(gòu) FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 現(xiàn)場可編程門陣列（ FPGA）是可 編程器 件，與傳統(tǒng)邏輯 電路 和門陣列（如 PAL， GAL 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 9 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)。 FPGA 利用小型查找表（ 161RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸發(fā)器 的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯 功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本 邏輯單元 模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 的邏輯是通過向內(nèi)部靜態(tài) 存儲單元 加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲在存儲器單元中的值決定了 邏輯單元 的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA 所能實(shí)現(xiàn)的功能， FPGA 允許無限次的編程。 FPGA 是在 PAL、 GAL、 EPLD、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為 ASIC 領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。 由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實(shí)現(xiàn)對 FPGA 的重復(fù)配置。 根據(jù)數(shù)字電路的基本知識可以知道，對于一個(gè) n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一 個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。 查找表（ LookUpTable）簡稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 的 RAM。 當(dāng)用戶通過原理圖或 HDL 語言描述了一個(gè)邏輯電路以后，PLD/FPGA 開發(fā)軟件會自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸 入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 10 型）模塊。 FPGA 芯片 主要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。 每個(gè)模塊功能如下： 1) 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸 入 /輸出信號的驅(qū)動(dòng)與匹配要求， FPGA 內(nèi)的 I/O 按組分類，每組都能夠獨(dú)立地支持不同的 I/O 標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。 外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。當(dāng)外部輸入信號經(jīng)過 IOB 模塊的存儲單元輸入到FPGA 內(nèi)部時(shí)，其保持時(shí)間（ Hold Time）的要求可以降低，通常默認(rèn)為 0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個(gè)組（ bank），每個(gè) bank 的接口 標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個(gè) bank 只能有 一種VCCO，但不同 bank 的 VCCO 可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起， VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。 2) 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。 CLB 的實(shí)際數(shù)量和特性會依器件的不同而不同，但是每個(gè) CLB 都包含一個(gè)可配置開關(guān)矩陣，此矩陣由 4 或 6個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或 RAM。 數(shù)字時(shí)鐘管理模塊（ DCM）。 業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時(shí)鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。 Xilinx 推出最先進(jìn)的 FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。 3) 豐富的布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動(dòng)能力和傳輸速度。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。第一類是 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 11 全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank間的高速信號和第二全局時(shí)鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號線。 4) 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL（ Delay Locked Loop）、 PLL（ Phase Locked Loop）、 DSP 和 CPU 等軟處理核（ SoftCore）。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向 SOC 平臺過渡。 5) 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌 入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。 6) 嵌入式塊 RAM（ BRAM） 大多數(shù) FPGA 都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。塊 RAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 （ CAM）以及 FIFO 等常用存儲結(jié)構(gòu)。 RAM、 FIFO 是比較普及的概念，在此就不冗述。 CAM 存儲器在其內(nèi)部的每個(gè)存儲單元中都有一個(gè)比較邏輯，寫入 CAM 中的數(shù)據(jù)會和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比 較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在 路由 的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊 RAM 的數(shù)量也是選擇芯片的一個(gè)重要因素 。 單片塊 RAM 的容量為 18k 比特，即位寬為 18 比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于 18k 比特；其次，位寬最大不能超過 36 比特。當(dāng)然，可以將多片塊 RAM 級聯(lián)起來形成更大的 RAM，此時(shí)只受限于芯片內(nèi)塊 RAM的數(shù)量 ，而 不再受上面兩條原則約束。 7) 數(shù)字時(shí)鐘管理模塊（ DCM） 業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時(shí)鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。 Xilinx 推出最先進(jìn)的 FPGA 提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 12 相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。 167。 FPGA 設(shè)計(jì)流程 一般來說，完整的 FPGA/CPLD 設(shè)計(jì)流程包括： (1) 電路功能設(shè)計(jì)，系統(tǒng)設(shè)計(jì)之前，首要的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA 芯片選擇等準(zhǔn)備工作。一般采用自頂向下的設(shè)計(jì)方法將系統(tǒng)分成若干基本單元，然后將基本單元?jiǎng)澐?成下一層的基本單元，一直這樣就行下去，直到可以直接使用 EDA 元件庫為止。 (2) 設(shè)計(jì)輸入，常用的方法是硬件描述語言和原理圖輸入方式。 (3) 功能仿真，驗(yàn)證設(shè)計(jì)電路的邏輯功能 。 (4) 綜合優(yōu)化（ synthesis），綜合優(yōu)化是指將 HDL 語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門、 RAM、觸發(fā)器等基本邏輯單元組成的邏輯網(wǎng)表，并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成的邏輯網(wǎng)表，輸出 edf 和 edn 等文件，供 FPGA/CPLD 廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 (5) 綜合后仿真，檢查綜合結(jié)果是否與原設(shè)計(jì)一致，仿 真時(shí)把綜合生成 的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中，可估計(jì)門延時(shí)帶來的影響。但這一步驟不能 估計(jì)線延時(shí)，因此和布線后的仿真情況還有一定的差距，并不十分準(zhǔn)確。 (6) 實(shí)現(xiàn)（ Implementation），實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的 FPGA 芯片上， Xilinx 的實(shí)現(xiàn)過程分為翻譯（ Translate）、映射（ Map）、和布局布線（ Placeamp。Route）。布局布線是其中最重要的過程，布局是將邏輯網(wǎng)表中的硬件原語和底層單元合理得配置到芯片內(nèi)部的硬件結(jié)構(gòu)上，并且需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。布線 時(shí)根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源合理準(zhǔn)確的連接各個(gè)元件。 (7) 時(shí)序仿真與驗(yàn)證，將布局布線后的延時(shí)信息反標(biāo)注到網(wǎng)表中用來檢測時(shí)序工作情況，時(shí)序仿 真包括的延時(shí)信息最全，也最精確，能較好的反映芯片的實(shí)際工作情況 。 有是為了保證設(shè)計(jì)的可靠性，在時(shí)序仿真后還要做一些驗(yàn)證，可以用 ISE 內(nèi)嵌的時(shí)序分析工具完成靜態(tài)時(shí)序分析（ STA， Static Timing Analyzer），也可以用第三方驗(yàn)證工具（如 Synopsys 的 Formality 驗(yàn)證工具， PrimeTime 靜態(tài)時(shí)序分析工具等）進(jìn)行驗(yàn)證?？梢杂?ISE 內(nèi)嵌的 FPGA 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 13 Editor 和 Chip Viewer 觀察芯片內(nèi)部的連接于配置情況，或者使用 ISE 內(nèi)嵌的 ChipScope Pro 進(jìn)行在線邏輯分析。 (8) 調(diào)試與加載配置，就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測試。在 ISE 中對應(yīng)的工具就是 iMPACT。 FPGA 設(shè)計(jì)流程圖如圖 21 所示 。 系 統(tǒng) 設(shè) 計(jì) 電 路 構(gòu) 思電 路 設(shè) 計(jì) 與 輸 入( H D L 代 碼 、 原 理圖 、 波 形 、 狀 態(tài) 機(jī) )功 能 仿 真 是 否 正 確 ？綜 合 優(yōu) 化綜 合 后 仿 真 是 否 正 確 ？實(shí) 現(xiàn) 與 布 局 布 線布 局 布 線 后 仿 真 與 驗(yàn)證 是 否 正 確 ？板 級 仿 真 與 驗(yàn) 證 是否 正 確 ？加 載 配 置 在 線 調(diào) 試是 否 為 綜 合 優(yōu) 化 的 問 題 ？是 否 為 實(shí) 現(xiàn) 的 問 題 ？是否是 否否是是是是否否否 圖 21 FPGA設(shè)計(jì)流程圖 167。 FPGA 軟件設(shè)計(jì) FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有VHDL 和 Verilog兩種硬件 描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx的集成綜合 EDA 軟件 QuartusII 以及第三方工具。具體的設(shè)計(jì)輸入方式有以下幾種： 河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 14 (1) HDL 語言方式。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)， 但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 (2) 圖形方式?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述 3 種 形式。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思 想的時(shí)序電路；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 167。 FPGA 的應(yīng)用 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì)。 1) 電路設(shè)計(jì)中 FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的