【正文】 搶答信號(hào)后，D D D D4 輸出相應(yīng)的搶答者信號(hào)，并且能鑒別出最先搶答者并所存。 搶答器鑒別模塊 4 組搶答理論上應(yīng)有 16 中可能的選擇情況，但 是由于芯片的速度非常塊，兩組以上同時(shí)搶答成功的可能性極小，本設(shè)計(jì)設(shè)計(jì)了這 4 種情況，以簡(jiǎn)化電路的復(fù)雜性。 ④設(shè)置一個(gè)搶答倒計(jì)時(shí)模塊，主持人宣讀題目之后按下復(fù)位鍵開(kāi)始倒計(jì)時(shí)，倒計(jì)時(shí)為 9 秒，允許選手在此 9 秒內(nèi)搶答，若有選手提前搶答為犯規(guī)操作指示燈不亮，若搶答信號(hào)鑒別 加減計(jì)分模塊 數(shù)碼管 搶答計(jì)時(shí) 答題計(jì)時(shí) 防抖 報(bào)警 分頻 選手按鍵輸入 搶答信號(hào)輸出 動(dòng)態(tài)顯示模塊 有選手在規(guī)定的倒計(jì)時(shí)內(nèi)搶答，對(duì)應(yīng)的指示燈亮停止搶答倒計(jì)時(shí)，若倒計(jì)時(shí)為 0 秒時(shí)仍然沒(méi)有選手搶答，無(wú)人搶答報(bào)警燈亮。 (2)方案的確定及功能分析： 根據(jù)方案一與方案二的對(duì)比選擇方案二作為本次設(shè)計(jì)方案。要求用硬件電路部分包含搶答需要 的按鍵控制和顯示器件。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的 存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問(wèn)題。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 其中 VHDL、 Verilog 在現(xiàn)在的 EDA 設(shè)計(jì)中使用最多，也擁有幾乎所有主流 EDA工具的支持，而 System Verilog 和 SystemC 還處于完善過(guò)程中。消息處理器可以自動(dòng)定位編譯過(guò)程中發(fā)現(xiàn)的錯(cuò)誤，編譯器還可以優(yōu)化設(shè)計(jì)文件。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。 QuarterⅡ包括模塊化的編譯器。同時(shí)它支持綜合布 線和優(yōu)化，以及功耗的計(jì)算。 QuartusⅡ的概況 QuarterⅡ是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 四是 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 采用了邏輯單元陣列 LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出輸入模塊 IOB(Input Output Block)和內(nèi)部連線 (Interconnect)三個(gè)部分。 FPGA 具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。所以采用基于 FPGA 設(shè)計(jì)智力搶答器已在國(guó)內(nèi)外廣泛應(yīng)用。 國(guó)內(nèi)外研究現(xiàn)狀 智力搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識(shí)競(jìng)賽場(chǎng)合。搶答器應(yīng)用的廣泛性帶來(lái)了如下問(wèn)題：搶答器的使用頻率較低，有的要么制作復(fù)雜，要么可靠性低，減少興致。 設(shè)計(jì) 研究的重要性 搶答環(huán)節(jié)經(jīng)常出現(xiàn)在競(jìng)賽、文體娛樂(lè)等活動(dòng)中，在活動(dòng)中搶答是一種生動(dòng)活潑的教育形式和方法，它通過(guò)搶答和必答方式引起參賽者和觀眾的興趣，并能在短時(shí)間內(nèi)，增 加人們的科學(xué)知識(shí)和生活知識(shí)。 本畢業(yè)設(shè)計(jì)的課題利用了 FPGA 進(jìn)行智力搶答器，解決了以往設(shè)計(jì)方法中的不足之處，比如增強(qiáng)了時(shí)序控制的靈活性，同時(shí)由于 FPGA 的 I/O 端口資源豐富，可以在本設(shè)計(jì)基礎(chǔ)上稍加修改可以設(shè)計(jì)具有多組輸入的搶答器。早期的搶答器只由幾個(gè)三極管、可控硅、發(fā)光管等組成，能通過(guò)發(fā)光管的指示辨認(rèn)出選手號(hào)碼。 46 Building Programmable Automation Controllers with LabVIEW FPGA 44 致 謝 31 搶答顯示模塊仿真 28 分頻模塊 VHDL 程序設(shè)計(jì)關(guān)鍵代碼 27 搶答計(jì)分模塊仿真 23 答題計(jì)時(shí)模塊仿真 21 搶答計(jì)時(shí)模塊仿真 20 搶答信號(hào)輸出模塊 VHDL 程序設(shè)計(jì)關(guān)鍵代碼 19 搶答鑒別模塊仿真 17 方案擬定 14 硬件描述語(yǔ)言的概述 11 設(shè)計(jì)研究的相關(guān)背景 s interest aroused, and can in a short time,to increase scientific knowledge and life order to match activities, accurate, fair and visually determine the first answer in person, usually a Responder, via digital display, lighting and sound and other means to direct the First Responder, and to answer in person, namely classification , research intelligence Responder has strong practical significance. The design of the EDA development platform FPGA using Quartus Ⅱ based software design and VHDL languages, for the system requirements analysis, system of overall planning, design and toplevel documentation of each module, design and implement a game of intelligence Responder functionThese include: First Responder identification function。 本次設(shè)計(jì)在 EDA 開(kāi)發(fā)平臺(tái)上基于 FPGA 運(yùn)用 QuartusⅡ 軟件和 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)，進(jìn)行了系統(tǒng)需求分析、系統(tǒng)的總體規(guī)劃、各個(gè)模塊設(shè)計(jì)及頂層文件的設(shè)計(jì)，實(shí)現(xiàn)了比賽中的智力搶答功能，其中包括：第一搶答鑒別功能 ；搶答信號(hào)輸出模塊；搶答計(jì)分功能；搶答以及答題倒計(jì)時(shí)功能；犯規(guī)報(bào)警功能以及分?jǐn)?shù)、時(shí)間臺(tái)號(hào)顯示等功能。 1頂層模塊：在這個(gè)模塊中是對(duì)前幾個(gè)模塊的綜合編寫(xiě)的頂層文件。 分頻模塊：由于系統(tǒng)中 所用的時(shí)鐘脈沖信號(hào)不同，所以應(yīng)采用分頻模塊進(jìn)行分頻，以實(shí)現(xiàn)本系統(tǒng)。 搶答計(jì)時(shí)模塊： 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的計(jì)時(shí)功能，在有搶答開(kāi)始后進(jìn)行9 秒的倒計(jì)時(shí)，并且在 9 秒倒計(jì)時(shí)后顯示超時(shí)并報(bào)警。 ⑤設(shè)置一個(gè)答題倒計(jì)時(shí)電路模塊，由主持人根據(jù)題目的難易程度可分別將答題時(shí)間預(yù)先設(shè)置為 59 秒、 39 秒、 19 秒三種答題時(shí)間，當(dāng)有選手搶答成功時(shí)按下使能鍵開(kāi)始答題倒計(jì)時(shí)，當(dāng)時(shí)間計(jì)為 0 秒時(shí)停止答題，停止答題報(bào)警信號(hào)燈亮，停止答題。 三、 研究方案 (1)畢業(yè)設(shè)計(jì)目的： 設(shè)計(jì)一個(gè)可以容納 4 組參賽者的智力搶答器，具體功能如下： ①每組設(shè)置一個(gè)搶答按鈕供搶答者使用。 在比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常需要一臺(tái) 搶答器，通過(guò)數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí)也使我們更完整了解 EDA 技術(shù)進(jìn)行的開(kāi)發(fā)流程，提高了設(shè)計(jì)的效率。隨著發(fā)展，搶答器的制作不斷的改進(jìn)，現(xiàn)在大多數(shù)搶答器使用了單片機(jī)（如 MCS51型）和數(shù)字集成電路，也增加了些功能，比如可以顯示選手的號(hào)碼，提前搶答或者超時(shí)搶答的計(jì)時(shí)，選手得分的顯示功能。軟件部分通過(guò) VHDL 語(yǔ)言完成程序的控制，實(shí)現(xiàn)整個(gè)搶答的過(guò)程及結(jié)果顯示。硬件電路部分包含搶答需要的按鍵控制和顯示器件。早期的搶答器只由幾個(gè)三極管、可控硅、發(fā)光管等組成，能通過(guò)發(fā)光管的指示辨認(rèn)出選手號(hào)碼。 本次畢業(yè)設(shè)計(jì)利用了 FPGA進(jìn)行智力搶答器的設(shè)計(jì)，解決了以往設(shè)計(jì)方法中的不足之處，比如增強(qiáng)了時(shí)序控制的靈活性，同時(shí)由于 FPGA 的 I/O 端口資源豐富，可以在本設(shè)計(jì)的基礎(chǔ)上稍加修改可以設(shè)計(jì)具有多組輸入的搶答器。 二、 預(yù)期達(dá)到的目標(biāo) 智力競(jìng)賽是一種生動(dòng)活潑的教育形式和方法，它通過(guò)搶答和必答方式引起參賽者和觀眾的興趣，并能在短時(shí)間內(nèi)，增加人們的科學(xué)知識(shí)和生活知識(shí)。對(duì)硬件描述語(yǔ)言 VHDL 語(yǔ)言的掌握也更加的熟練，對(duì)于 QuarterⅡ的設(shè)計(jì)流程有了更系統(tǒng)的學(xué)習(xí)。 ④ 設(shè)置一個(gè)搶答倒計(jì)時(shí)模塊，主持人宣讀題目之后按下復(fù)位鍵開(kāi)始倒計(jì)時(shí)，倒計(jì)時(shí)為 9秒， 允許選手 在此 9 秒內(nèi)搶答，若有選手提前搶答為犯規(guī)操作指示燈不亮，若有選手在規(guī)定的倒計(jì)時(shí)內(nèi)搶答，對(duì)應(yīng)的指示燈亮停止搶答倒計(jì)時(shí)，若倒計(jì)時(shí)為 0 秒時(shí)仍然沒(méi)有選手搶答，無(wú)人搶答報(bào)警燈亮。 搶答信號(hào)輸出模塊 ：在這個(gè)模塊中主要實(shí)現(xiàn)將搶答的信號(hào)輸出到其他模塊的功能。 防抖動(dòng)模塊： 搶答器中的 add加分 輸入和 sub 減分輸入 使用的撥檔開(kāi)關(guān)屬于機(jī)械開(kāi)關(guān)，在開(kāi)關(guān)動(dòng)作瞬間往往會(huì)出現(xiàn) 信號(hào) 來(lái)回彈跳的現(xiàn)象，雖然只是撥鍵一次，而實(shí)際上產(chǎn)生的信號(hào)卻不只是彈跳一次，因此必須加上消除抖動(dòng)的電路。 答題超時(shí)報(bào)警模塊：在搶答者回答問(wèn)題的倒計(jì)時(shí)至 0秒時(shí)進(jìn)行報(bào)警，通知答題時(shí)間結(jié)束。所以，研究智力搶答器具有較強(qiáng)的實(shí)際意義。 關(guān)鍵詞： 四人搶答器 數(shù)碼顯示 動(dòng)態(tài)顯示 信號(hào)封鎖 犯規(guī)報(bào)警 Abstract Responder links often appear in the race, sports and entertainment activities, in activities, answer in a lively and educational forms and methods, it way through the Responder and will answer participants and the audience39。 foul alarm function as well as scores, time, station number , this simple circuit design, reliability, high operation speed the college laboratory boxes and other equipment increased, we can consider the design to extend