【正文】 業(yè)設(shè)計(jì)（論文） 第 22 頁 共 28 頁 參 考 文 獻(xiàn) [1] 趙曙光、郭萬有、楊頌華，可編程邏輯器件原理、開發(fā)與應(yīng)用，西安：西安電子科技大學(xué)出版社， 2020 [2] 盧毅、賴杰 ， VHDL 與數(shù)字電路設(shè)計(jì)，北京：北京科學(xué)出版社， 2020 [3] 朱正偉， EDA 技術(shù)及應(yīng)用，北京：清華大學(xué)出版社， 2020 [4] 潘松， EDA 技術(shù)實(shí)用教程，北京：科學(xué)出版社， 2020 [5] 曾繁春、陳美金， VHDL 程序設(shè)計(jì) . 第二版，北京科學(xué)出版社 [6] 馮洋 ，智能搶答器的 Verilog 設(shè)計(jì)及 Quartus II 仿真，機(jī)械與電子， 2020 [7] 劉凱、王紅航，電子搶答器的 EDA 設(shè)計(jì)與實(shí)現(xiàn)，電子科技大學(xué)出版， 2020 [8] 褚紅燕、沈世斌，基于 EDA 技術(shù)的層次化設(shè)計(jì)方法在電子搶答器中的應(yīng)用，南京師范大學(xué)電氣與自動(dòng)化工程學(xué)院， 2020 [9] 李偉英、謝完成 ，基于 EDA 技術(shù)的搶答器的設(shè)計(jì)與實(shí)現(xiàn)，計(jì)算機(jī)技術(shù)， 2020 [10] 孫長(zhǎng)偉、王艷春，基于 EDA 技術(shù)的智能搶答器設(shè)計(jì)，工業(yè)技術(shù)， 2020 [11] 胡丹，基于 VHDL 的智力競(jìng)賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)，貴州大學(xué)電子科學(xué)與信息技術(shù)學(xué)院， 2020 [12] 王甲琛，基于 VHDL 語言的 8 路搶答器控制系統(tǒng)設(shè)計(jì)，山東英才職業(yè)技術(shù)學(xué)院， 2020 [13] 付家才， EDA 工程實(shí)踐技術(shù)，北京：化學(xué)工業(yè)出版社， 2020 [14]Chen Jing. Zhangxue Liu Yanhua. etal. A method of realizing clock signal by CPLD during GPS desynchronization[J]. Automation of Electric Power [15]Mark electronic design automation (EDA),China Machine [16] Zhang H. Quan C. Sun LD. A novel frameshift mutation of the EDA1 gene in a Chinese Han family with Xlinked hypohidrotic ectodermal dysplasia. 2020 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 23 頁 共 28 頁 致 謝 時(shí)間 轉(zhuǎn)瞬即逝，轉(zhuǎn)眼畢業(yè)在即，回想在大學(xué)的四年光陰，心中充滿無限感激和留戀之情。 搶答器在現(xiàn)實(shí)生活中廣泛應(yīng)用于各種競(jìng)賽，本次設(shè)計(jì)的搶答器利用 EDA 進(jìn)行的電路設(shè)計(jì)，其過程簡(jiǎn)單，在 EDA 軟件下完成， EDA不僅可以設(shè)計(jì)簡(jiǎn)單的電子搶答器，還可設(shè)計(jì)規(guī)模較大的電腦搶答器。 數(shù)碼顯示組件圖如圖 所示： 圖 數(shù)碼顯示組件圖 波形仿真 將數(shù)碼顯示模塊的程序用 Quartus II 軟件進(jìn)行編譯仿真，得到波形圖 如圖 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 20 頁 共 28 頁 所示 ： 圖 數(shù)碼顯示模塊仿真波形圖 頂層模塊設(shè)計(jì) 模塊原理 根據(jù)所要實(shí)現(xiàn)的功能定義輸入端 s1~s8,鎖存輸出 q1~q8,m 編碼輸出和 BCD顯示輸入， clk 時(shí)鐘控制信號(hào)， clr 為 0 清零，為 1 開始搶答， BCD 數(shù)碼管顯示輸出。 //當(dāng) m=7 時(shí)，輸出 BCD=07 WHEN 1000=BCD=01111111。 //當(dāng) m=3 時(shí)，輸出 BCD=4F WHEN 0100=BCD=01100110。 程序代碼 BEGIN CASE m IS WHEN 0000=BCD=00111111。039。139。 程序代碼 begin if (clk39。 q7=s7。 q3=s3。q8=39。q6=39。q4=39。q2=39。 程序代碼 BEGIN process(s1,s2,s3,s4,s5,s6,s7,s8,clr) begin if(clr=39。 //當(dāng) temp=11111101 時(shí)對(duì)應(yīng)的 q7 搶答， m顯示 7 when11111110=m=1000。 //當(dāng) temp=11011111 時(shí)對(duì)應(yīng)的 q3 搶答， m 顯示 3 when11101111=m=0100。q8。q4amp。 頂層模塊圖 圖 頂層模塊圖 模塊詳細(xì)設(shè)計(jì) 編碼模塊 模塊原理 根據(jù)功能要求定義輸入端 q1~q8,clr,輸出端 m,en，將選手的號(hào)碼用二進(jìn)制輸出，當(dāng) temp=01111111 時(shí)對(duì)應(yīng)的 q1 搶答， m 顯示 1，當(dāng) temp=10111111 時(shí)對(duì)應(yīng)的q2 搶答， m顯 示 2，依此類推，當(dāng) temp=11111110 時(shí)對(duì)應(yīng)的 q8 搶答， m顯示 8，當(dāng) temp 為其他情況則 m顯示 F。 引出端功能符號(hào) CP1，時(shí)鐘輸入端 CP0，時(shí)鐘輸出端 Q4Q10\Q11Q14,計(jì)數(shù)器輸出端 /Q14， 第 14 級(jí)計(jì)數(shù)器反相輸出端VDD，正電源 VSS。除具 4000 的基本特色以外還有可低壓工作，輸出能力強(qiáng)和高頻特性好的特點(diǎn)，價(jià)格上 74HC04 與 4000 差不多。經(jīng)過 100s 后輸出由 H 變?yōu)?L，為 0V，說明 74HC04 電路同樣也具備 4000的高輸入阻抗。 芯片 74HC04N 介紹 74HC04N 是六反相器，高速 CMOS 器件，低功耗肖特基的 TTL 電路，74HC04N外形和管腳排列， A是輸入端， Y是輸出端， 1A對(duì)應(yīng) 1Y、 2A對(duì)應(yīng) 2Y……,依此類推。 MAXII 器件提供的密度范圍從 240 到 2210 個(gè)邏輯元件（ LE） , 最多達(dá) 272 個(gè)用戶 I/O 管腳。這種新型架構(gòu)的成本是原先 MAX II 器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。 （ 4） 邏輯綜合之前的設(shè)計(jì)工作與具體的實(shí)現(xiàn)工藝、器件等無關(guān)，因此，設(shè)計(jì)的可移植性良好。自頂向下的方法強(qiáng)調(diào)在每個(gè)層次進(jìn)行仿真驗(yàn)證，以保證系統(tǒng)性能指標(biāo)的實(shí)現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計(jì)中出現(xiàn)的錯(cuò)誤。 （ 5 ） 器件編程設(shè)計(jì)者可以可以將配置數(shù)據(jù)通過 MasterBlaster 或ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過被動(dòng)串行（ Passive Serial）配置模式或 JTAG 模式 對(duì)器件進(jìn)行配置編程，還可以在 JTAG 模式下給多個(gè)器件進(jìn)行編程。 （ 2） 設(shè)計(jì)編譯 Quartus II 編譯器完成的功能有：檢查設(shè)計(jì)錯(cuò)誤、對(duì)邏輯進(jìn)行綜合、提取定時(shí)信息、在指定的 Altera 系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計(jì)仿真、定時(shí)分析及器件編程。 Quartus II 軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。 EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA 工具的支持，都將是難以完成的。主要模塊系統(tǒng)框圖如圖 ： 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 10 頁 共 28 頁 圖 主要模塊系統(tǒng)框圖 方案三：采用 EDA 技術(shù)設(shè)計(jì) 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。 方案一：采用中小規(guī)模集成數(shù)字電路 利用硬件電子元器件實(shí)現(xiàn)，用機(jī)械開關(guān)按鈕作為控制開關(guān)，完成搶答輸入信號(hào)的觸發(fā)。 智能搶答器的硬件框圖 搶答器是由鎖存器、編碼器、數(shù)碼顯示器、 led 燈顯示器所組成的，其中邏輯設(shè)計(jì)結(jié)構(gòu)如圖 所示，八路搶答器的系統(tǒng)功能組成主要由鎖存模塊、編碼 模塊、數(shù)碼顯示模塊、 揚(yáng)聲器發(fā)聲 提示模塊等四個(gè)模塊組成。 每組搶答完后， 顯示最先搶答選手號(hào)碼 。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開始信號(hào)以后，搶答者便可開始回答問題。 （圖 為 CPLD 的結(jié)構(gòu) 與工作原理圖） 圖 CPLD 的結(jié)構(gòu)與工作原理圖 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 8 頁 共 28 頁 3 系統(tǒng)分析與總體方案設(shè)計(jì) 智能搶答器的整體設(shè)計(jì) 智能搶答器主要由 4 部分組成： ：該智能搶答器共設(shè) 8 個(gè)組別，每組控制一個(gè)搶答開關(guān)，分別為q1~q8 等。 CPLD 的使用 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路。 目前應(yīng)用已深入網(wǎng)絡(luò)、儀表儀器、汽車電子、數(shù)控機(jī) 床、航天測(cè)控設(shè)備等方面。 進(jìn)入 20 世紀(jì) 90 年代后，高密度 PLD 在生產(chǎn)工藝、器件的編程和測(cè)試技術(shù)等方面都有了飛速的發(fā)展。它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，內(nèi)部由許多 獨(dú)立的可編程邏輯模塊組成，邏輯塊之間可以靈活地相互連接，具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。由于它的輸出結(jié)構(gòu)種類很多，設(shè)計(jì)很靈活，因而成為第一個(gè)得到普通應(yīng)用的可編程邏輯器件。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。 Quartus平臺(tái)與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和 Synplicity 等EDA 供應(yīng)商的開發(fā) 工具相兼容。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。此外， Quartus II 通過和 DSP Builder 工具與Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。目前 Altera 已經(jīng)停止了對(duì) Max plus II 的更新支持。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。 (4) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。 (3) VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能 ,既可描述 系統(tǒng)級(jí)電路 ,也可以描述門級(jí)電路 ， 描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述 , 也可以采用三者的混合描述方式。 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡(jiǎn)單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬 件電路。特別是集成電路設(shè)計(jì)工藝步入了超深亞微米階段，近千萬門的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模 ASIC 設(shè)計(jì)技術(shù)的應(yīng)用，促進(jìn)了 EDA 技術(shù)的形成和發(fā)展。 20 世紀(jì) 80 年代，集成電路設(shè)計(jì)進(jìn)入了 CMOS（互補(bǔ)場(chǎng)效應(yīng)管）時(shí)代。 EDA 技術(shù)的發(fā)展史 EDA 技術(shù)的發(fā)展大致分為三個(gè)階段： 20 世紀(jì) 70 年代，在集成電路制作方面，雙極工藝、 MOS 工藝已得到廣泛的應(yīng)用。并保持到主持人清零為止。數(shù)碼管不顯示后動(dòng)作選手的編號(hào)，只顯示先動(dòng)作選手的編號(hào)，并保持到主持人清零為止。 課題任務(wù) 該設(shè)計(jì)能 夠?qū)崿F(xiàn)搶答以及報(bào)警等功能。 無線電腦搶答器的構(gòu)成是由：主機(jī)和搶答器專用的軟件和無線按鈕。 非語言記分搶答器構(gòu)造很簡(jiǎn)單，就是一個(gè)搶答器的主機(jī)和一個(gè)搶答按鈕組成，在搶答過程中選手是沒有記分的顯示屏。那么選擇一款真正適合的搶答器就非常重要。 搶答器的現(xiàn)狀 隨著我國(guó)搶答器市場(chǎng)的迅猛發(fā)展，與之相關(guān)的核心生產(chǎn)技術(shù)應(yīng)用與研究必 將成為業(yè)內(nèi)企業(yè)關(guān)注的焦點(diǎn)。 目前由于各種控制系統(tǒng)越來越偏向于智能化，小型化，低功耗，快速穩(wěn)定準(zhǔn)備。 EDA 技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自動(dòng)化工具。 實(shí)驗(yàn)結(jié)果表明，該設(shè)計(jì)不僅實(shí)用性強(qiáng)，占用硬件資源少，體積小，而且反映速度快，便于操作，娛樂性強(qiáng)，適合于幾十人的搶答，提高了市場(chǎng)競(jìng)爭(zhēng)力高，具有良好的應(yīng)用前景。 I 學(xué)號(hào)： 常 州 大 學(xué) 畢業(yè)設(shè)計(jì)（論文） （ 2020 屆） 題 目 學(xué) 生 學(xué) 院 專業(yè)班級(jí) 校內(nèi)指導(dǎo)教師 專業(yè)技術(shù)職務(wù) 校外指導(dǎo)老師 專業(yè)技術(shù)職務(wù) 二 ○ 一二 年 六 月 II 基于 EDA 智能搶答器設(shè)計(jì) 摘要 本課題設(shè)計(jì)一款基于 EDA 的智能搶答器，采用 VHDL 硬件描述語言編程。 本文