【正文】 16D1 D2 D3 D4 D5 D6 D7 D8D9 D10 D11 D12 D13 D14 D15 D16D1 D2 D3 D4 D5 D6 D7 D8D9 D10 D11 D12 D13 D14 D15 D16 圖 22 部分 LED接法 在程序中，把漢字的二進制編碼存放在一個碼表中，讓 74HC154 循環(huán)掃描點陣的第一到第十六行，緊接著利用單片機的串口移位寄存器把數(shù)據(jù)值分兩步發(fā)送給74HC595，先發(fā)左半屏數(shù)據(jù)，再發(fā)右半屏數(shù)據(jù)。 由于單片機的 TTL 輸出口的驅(qū)動能力非常有限 ,所以在每個輸出口都加一個三極管 ,增 加 I/O 口的驅(qū)動電流 ,用來驅(qū)動 LED 顯示屏的行信號。因為 74HC595 具有一個 8bit 的串入并出的移位寄存器和一個 8bit 輸出鎖存器的結構，而且為寄存器和輸出鎖存器的控制各自獨立?？捎靡粋€或多個（不同顏色的）單燈構成一個基本像素，由于亮度高，多用于戶外顯示屏。 16*80 雙色點陣顯示屏，自帶兩種顏色，通過程序控制，可以實現(xiàn) RGB 三色顯示，且數(shù)據(jù)由單片機的串行移位寄存器發(fā)送，方便快捷，操作靈活。 LED 象素直徑 的大小一般有 φ 、 φ φ φ1 φ1 φ26 等 . LED 顯示屏是利用發(fā)光二極管點陣模塊或像素單元組成的平面式顯示屏幕。 其原理圖如圖 21 所示。 綜合以上幾 點，最后我決定采用第三種方案進行電路設計。 方案 3：采用 FPGA 進行編程設計。 方案 2：采用可編程邏輯器件 CPLD 進行編程設計。 RAM 內(nèi)。 所以，大屏幕點陣控制器應用最廣泛的就是應用 FPGA 可編程邏輯電路。各邏輯宏單元或邏輯塊的輸入信號僅需幾 ns～幾十ns 就反映到輸出端，信號傳輸效率很高，適合高速采樣等場合。在單片機系統(tǒng)中，單片機的芯片通過印制板與系統(tǒng)中由其他集成電路組成的邏輯電路相連。在高速實時仿真、高速數(shù)據(jù)采集等方面顯得力不從心。現(xiàn)場可編程器件（ FPGA 和 CPLD）等ISP 器件無須編程器，利用器件廠商提供的編程套件，采用自頂而下的模塊化設計方法，使用原理圖或硬件描述語言（ VHDL）等方法來描述電路邏輯關系，可直接對安裝在目標板上的器件編程。 天津職業(yè)技術師范大學 2020屆本科生畢業(yè)設計（論文） １ 1 引言 在系統(tǒng)可編程技術（ ISP— In System Programming）及其在系統(tǒng)可編程系列器件，是 90 年代迅速發(fā)展起來的一種新技術和新器件。但是，在應用時單片機存在許多缺點和弱點，如：從低速來說，單片機靠執(zhí)行指令來完成各種功能，不論多高的工作時鐘頻率或多么好的指令時序，其排隊式串行指令執(zhí)行方式使得工作速度和效率大打折扣。雖然有 “ 看門狗 ” 或其他抗干擾措施，在極復雜的情況下，單片機的程序仍存在跑飛的可能，從而進入 “ 死機 ” 。 FPGA 器件輸入引腳的 箝位電平和輸出引腳的原始電平可預先設定，一開機立即就能達到預定電平，狀態(tài)明確。改變邏輯關系時，無需更改外部線路板，只需用圖形語言程序或硬件描述語言程序來改變電路，生成下載編輯軟件，通過下載電纜輸入 FPGA 器件即可，非常方便，特別天津職業(yè)技術師范大學 2020屆本科生畢業(yè)設計（論文） ２ 有利于新品試制，大大縮短 了開發(fā)周期。 。但單片機的運行速度有限，一旦用來控制大屏幕，它的分辨率就會降低，而且單片機 IO 口一共有四組，如果需要 IO 口較多時就容易不夠用。但此芯片內(nèi)部不含有 RAM 存儲器，無法進行緩存，而且程序量較大，占用芯片較多內(nèi)存，影響工作速度。這樣也叫方便容易。這種利用注入式電致發(fā)光原理制作的二極管叫發(fā)光二極管，通稱 LED。 目 前尚無其他的顯示方式與 LED 顯示方式匹敵。點陣顯示的內(nèi)容隨時可以更新，能實現(xiàn)漢字或圖片的循環(huán)顯示、上下左右滾動顯示、上下左右卷動顯示。 點陣系統(tǒng) 硬件設計 模塊 1） LED 發(fā)光管 一般由單個 LED 晶片，反光碗，金屬陽極，金屬陰極構成，外包具有透光聚光能力的環(huán)氧樹脂外殼。 LED 點陣模塊采用二十個 8*8 模塊組成16 行 80 列的顯示屏，為解決串傳輸中列數(shù)據(jù)準備和列數(shù)據(jù)顯示之間的矛盾，我們采用了二十個移位寄存器 74HC595 作為列驅(qū)動。同時也節(jié)約了單片機的很多 IO 口資源，為單片機系統(tǒng)擴充使用功能提供了條件。9VCC16GND8U3SN74HC595NOE13RCLK12SER14SRCLR10SRCLK11QA15QB1QC2QD3QE4QF5QG6QH7QH39。 颶風 FPGA 的配置有三種模式：主動模式（ AS） 、被動模式（ PS）和 JTAG（ Joint Test Action Group 聯(lián)合測試行動組）模式，可以使用其中的任何一種來配置 Cyclone 颶風 FPGA。這些引腳支持非 JTAG 配置模式。 颶風 FPGA芯片是第一款支持配置數(shù)據(jù)壓縮的新型 FPGA芯片，這個特點允許我們對配置數(shù)據(jù)進行壓縮之后通過 PC機將位數(shù)據(jù)流下載到專用的配置芯片內(nèi)，如 EPCS1或 EPCS4。 表 33是未壓縮的颶風系列 FPGA芯片原始配置文件大小， 如果要配置多個 FPGA就將其文件大小相加，其和的大小就為配置文件的大小。在這個過程中， FPGA 控制配置接口的動作，因此稱此方式為主動配置模式。在 POR 之后，典型時間是 100ms，颶風FPGA 就釋放 nSTATUS 低電平狀態(tài)而被外掛的 10K 電阻拉為高電平使 FPGA 進入配置模式狀態(tài)。颶風芯片使用內(nèi)部的晶振來產(chǎn)生 DCLK 的。第一片颶風 FPGA 芯片配置成主控芯片，它控制這個鏈中的所有其它 芯片的配置，必須將主控芯片的 MESL 引腳連接為主動模式，而鏈中的其它芯片接成被動模式。其電路圖與用一個串行配置芯片配置多個 FPGA 芯片（主動配置）一樣。 圖 34 在系統(tǒng)配置串行芯片 被動串行控制 颶風 FPGA 也支持被動配置模式。 天津職業(yè)技術師范大學 2020屆本科生畢業(yè)設計（論文） １１ 圖 35 被動配置時序圖 正如主動配置模式一樣，被動配置模式有多種形式，如用 EPC EPC EPC8和 EPC16 專用配置芯片來配置，而目前專用的被動配置芯片 EPC 價格比較昂貴，產(chǎn)品成本較高。我們在知道其配置時序后完全有可能模仿其時序來對 FPGA 進行配置，實際應用中也有很多的先例。你可以通過 JTAG 電路將配置數(shù)據(jù)通過移位的方式移入 FPGA 內(nèi)部。 表 34 JTAG 引腳功能說明 JTAG 模式配置單個 FPGA 芯片的電路連接圖如圖 37。因此限制了其商業(yè)化的目的。經(jīng)實驗表明，使用 EPCS1 主動配置模 式方便，電路板面積小，比較經(jīng)濟。 芯片特點： ? 2， 910到 20， 060個邏輯單元，具體如下表所示。每一塊 M4K 塊是一個 128x36 的 RAM 塊，它包含 4608 個可編程位，并包含有奇偶校驗位。 表 36 M4K 存儲模塊 本系統(tǒng)正是利用了颶風芯片的這個特點，將單片機傳送到 FPGA的字模數(shù)據(jù)存儲在由 M4K 做成的 RAM 單元中，這樣取消了外掛 8K RAM 的步驟，同時也提高了系統(tǒng)的穩(wěn)定性。 系統(tǒng)硬件模塊電路設計 系統(tǒng)總的工作原理 本系統(tǒng)采用單個 16 80LED 點陣逐列左移（或右移）顯示漢字或字符，需顯示漢字或符號的 16 80 點陣字模已經(jīng)存放在 單片機 中。 LED 點陣顯示數(shù)據(jù)地址的產(chǎn)生、點陣列掃描和需顯示數(shù)據(jù)的配合以及點陣顯示方式控制的實現(xiàn)都必須由控制器來實現(xiàn)。 它與 MAX+PLUS Ⅱ相比增加了許多的功 能 ，含有許多更具特色和更強的實用功能，大致有以下幾點。 DSP Builder 作為 Simulink 中的一個工具箱，使得用 FPGA 設計 DSP 系統(tǒng)完全可以通過 Simulink 的圖形化界面進行，只要簡單地進行 DSP Builder 工具箱中的模塊調(diào)用即可。為了解決這些問題，設計者可以將一種高效的硬件實時測試手段和傳統(tǒng)的系統(tǒng)測試方法相結合來完成，這就是嵌 入式邏輯分析儀 Signal Tap II 的使用。 DSP Builder 中包含有 Signal TapⅡ模塊，設計者可以使用此模塊設置用于信號探察的事件觸發(fā)器，配置存儲器，并能顯示波形。 Quartus II 含有邏輯鎖定功能，即 Logic Lock 技術，使模塊化設計達到最優(yōu)化天津職業(yè)技術師范大學 2020屆本科生畢業(yè)設計（論文） ２０ 的設計效果。例如，原來某一基本模塊的 FPGA 硬件測試十分成功，包括工作性能、速度以及資源利用率等，但當將這些基本模塊連接到一個頂層設計后，即使在同一 FPGA 中進行測試，也常發(fā)現(xiàn)各模塊以及總系統(tǒng)的性能有所下降，甚至無法工作的情況。有了邏輯鎖定技術，面對大系統(tǒng)的設計，工程師們就可以將構成大系統(tǒng)的各模塊進行分別設計，分別優(yōu)化它們的布線 /布局，及適配約束，逐個地使它們分別獲得最佳的工作性能，逐個優(yōu)化并鎖定它們的布線 /布局方案，最后把它們連在一起形成性能優(yōu)良的頂層系統(tǒng)。Quartus Ⅱ的 RTL Viewer(寄存器層查看器 )提供了一個功能強大的在調(diào)試、優(yōu)化或入口進程的約束時查看你的初始綜合結果，它是作為 Quartus Ⅱ的一個子窗口形式存在的。如果你使用的是第三方綜合工具，那 RTL Viewer 讓你了解你的綜合工具所輸出的網(wǎng)表文件所對應的電路圖。 在此次畢業(yè)設計中，通 過對 Quartus Ⅱ 的實際應用中雖然未使用到上述功能，但我仍然感到其界面做的比 MAX+PLUS Ⅱ 更 適合我們的使用習慣，并且 Quartus Ⅱ 在編譯時給出了很多的統(tǒng)計數(shù)據(jù)，如 LEs 使用比例， PLLS 使用比例， RAM 使用量 ,I/O口使用量，時鐘信號的建立保持時間和電路最高時鐘等等，并可在編譯時檢查毛刺情況，這些都為我們的設計提供了極大參考價 值，保證了系統(tǒng)的正常工作。串口通信時序圖如圖 42 所示。在軟件編程中，對 FPGA 的編程是一個難點，需要對 FPGA 芯片的管腳定義有所了解。通過自己動手進一步發(fā)現(xiàn)理論與實際存在這一定的距離，在實施過程中遇到了很多預先沒有想到的困難。CPLDs) 2020年 [17]網(wǎng)絡資源： 天津職業(yè)技術師范大學 2020屆本科生畢業(yè)設計（論文） ２５ 附錄 1 BANK 1IO, LVDS0n36IO, LVDS0p (DQ1L7)35IO, LVDS1n (DQ1L6)34IO, LVDS1p (DQ1L5)33IO (DQ1L4)32IO, VREF2B131IO, DPCLK0 (DQS1L)28IO, PLL1_OUTn27IO, PLL1_OUTp26IO, VREF1B111IO, DPCLK1 (DQS0L)10IO, LVDS2n (DQ1L3)7IO, LVDS2p (DQ1L2)6IO, VREF0B15IO, LVDS3n4IO, LVDS3p (CLKUSR)/(DQ1L1)3IO, LVDS4n (DQ1L0)2IO, LVDS4p (INIT_DONE)/(DM1L)1U1AEP1C3BANK 2IO, LVDS5p (DEV_CLRn)144IO, LVDS5n (DEV_OE)143IO, LVDS6p (DQ0T7)142IO, LVDS6n (DQ0T6)141IO, LVDS7p (DQ0T5)140IO, LVDS7n (DQ0T4)139IO, DPCLK2 (DQS1T)134IO, VREF2B2133IO132IO, LVDS8p131IO, LVDS8n130IO, LVDS9p129IO, LVDS9n128IO, LVDS10p127IO, LVDS10n126IO, VREF1B2125IO, LVDS11