【正文】 在其中加入三輸入或門（各功能塊在未使能的情況下驅(qū)動(dòng)信號(hào)輸出全部為低電平），之后經(jīng)處理的信號(hào)在輸入到驅(qū)動(dòng)模塊。 驅(qū)動(dòng)模塊 PWM 在圖中有兩個(gè)，這是因?yàn)樾≤囆枰獌蓚€(gè)車輪兩個(gè)電機(jī)驅(qū)動(dòng)，每個(gè)驅(qū)動(dòng)模塊只能驅(qū)動(dòng)其中一個(gè)。模式選擇模塊 mode_switch 接入三路自鎖開關(guān)電平信號(hào)，輸出使能端分別接到對(duì)應(yīng)功能模塊。其功能仿真波形如圖 所示。 圖 驅(qū)動(dòng)模塊圖 本科生畢業(yè)設(shè)計(jì)（論文） 第 17 頁(yè) 共 31 頁(yè) 模式選擇模塊 由于本設(shè)計(jì)之中包含周期運(yùn)行、自主避障運(yùn)行、遙控運(yùn)行三種功能，功能之間的切換依靠三個(gè)自鎖開關(guān)進(jìn)行切換。 SP 輸入高電平時(shí)， ENM 輸出高電平，電機(jī)接入直流電，高速轉(zhuǎn)動(dòng)。 CLK 為分頻器接入的 1000Hz 時(shí)鐘脈沖， EN 為模塊使能信號(hào)輸入端， ZF 輸入端連接的是以上模塊輸出的正反方向控制信號(hào)， SP 輸入端是以上 模塊輸入的速度控制信號(hào)。由于本設(shè)計(jì)沒有精確的速度要求，將低速檔位的速度能與高速擋位的速度區(qū)別開即可。在傳統(tǒng)的 PWM 調(diào)速系統(tǒng)中一般采用硬件作為脈沖發(fā)生器的方式，應(yīng)用的元器件較多，同樣會(huì)增加電路的復(fù)雜程度，隨著電子技術(shù)和大規(guī)模可編程邏輯器件的發(fā)展， PWM 采用軟件的方法來(lái)實(shí)現(xiàn)調(diào)速過(guò)程，具有更大的靈活性，實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化 [12， 16]。由于本設(shè)計(jì)中出現(xiàn)了速度的變化，且使用的是直流電機(jī)，需要引入 脈沖寬度調(diào)制 （ PWM）進(jìn)行調(diào)速。 程序編寫完成之后驗(yàn)證其是否實(shí)現(xiàn)了設(shè)計(jì)功能，編譯之后進(jìn)行功能仿真，得到如圖 所示波形。當(dāng) Din[3..0]輸入狀態(tài)為“ 0010”時(shí)，小車前進(jìn)， ENL、 ENR、 ZFL、ZFR 全部向驅(qū)動(dòng)模塊輸出高電平。 CLK 接入分頻器輸出的 1000K 時(shí)鐘信號(hào)， Din[3..0]是經(jīng)遙控接收電路處理之后的四位并行信號(hào)， EN 是模塊使能信號(hào)輸入端。 遙控模塊的設(shè)計(jì) 遙控器發(fā)射的信號(hào)經(jīng)接收電路處理之后，輸入到 FPGA 芯片中的是四位并行信號(hào)。同理，當(dāng)傳感器信號(hào)為“ 110”或“ 111”時(shí)，小車右轉(zhuǎn)， ENL、ENR、 ZFL 輸出高電平， ZFR 輸出反轉(zhuǎn)低電平，左邊的車輪前進(jìn)，右邊的車輪后退，實(shí)現(xiàn)向右轉(zhuǎn)彎。 當(dāng) EN 輸入信號(hào)為高電平時(shí)，避障模塊使能，此時(shí)輸入的傳感器信號(hào)經(jīng)模塊處理之后，輸出端輸出相應(yīng)信號(hào)，實(shí)現(xiàn)對(duì)障礙的規(guī)避。 表 傳感器輸 入 狀態(tài)與小車規(guī)避動(dòng)作 對(duì)照 表 傳感器輸入狀態(tài) 小車動(dòng)作 傳感器輸入狀態(tài) 小車動(dòng)作 000 直行 100 直行 001 直行 101 直行 010 左轉(zhuǎn) 110 右轉(zhuǎn) 011 左轉(zhuǎn) 111 右轉(zhuǎn) 根據(jù)以上分析設(shè)計(jì)出避障模塊的程序，編譯仿真之后 創(chuàng)建 模塊 文 件 。 避障模塊 避障模塊 實(shí)現(xiàn)的的功能 避障 模塊接收外圍電路 3 個(gè)光電傳感器所發(fā)出的 3 位并行數(shù)字信號(hào)，經(jīng)處理之后向驅(qū)動(dòng)模塊輸出使能信號(hào)、正反方向信號(hào)和速度控制信號(hào)，實(shí)現(xiàn)小車的障礙檢測(cè)和規(guī)避障礙的功能。 圖中指向狀態(tài)本身的箭頭是每次加 1 運(yùn)算之后與設(shè)定值進(jìn)行比較，如果小于限值，就會(huì)返回本狀態(tài)繼續(xù)加 1 運(yùn)算。在 st6 狀態(tài)下，計(jì)數(shù)器進(jìn)行 1S 計(jì)數(shù)，EN 端輸出低電平非使能信號(hào)， ZF 端輸出高電平正向運(yùn)行信號(hào)， SP 端輸出高電平高速運(yùn)行信號(hào)。此狀態(tài)下，小車低速反方向運(yùn)行 2S。當(dāng) 計(jì)數(shù)器再次計(jì)數(shù)到 199 時(shí)， 2S 計(jì)數(shù)器再次清零，狀態(tài)機(jī)跳轉(zhuǎn)到下一狀態(tài) st3。 當(dāng) ENA 為高電平時(shí)該模塊使能，當(dāng) ENA 為低電平時(shí)模塊不工作。各狀態(tài)對(duì)應(yīng)的輸出控制信號(hào)見表 。首先將周期中各個(gè)運(yùn)行狀態(tài)在狀態(tài)機(jī)中進(jìn)行定義，高速前進(jìn) 2S、低速前進(jìn) 2S、停止 1S、低速后退 2S、高速后退 2S、停止 1S 分別定義為 st st st st4 、 st st6。從輸出方式上分為 Mealy（米里）型和Moore（莫爾）型狀態(tài)機(jī)。狀態(tài)機(jī)實(shí)現(xiàn)方式簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定。有限狀態(tài)機(jī)簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。在本設(shè)計(jì)中周期運(yùn)行控制模塊將完成如下周期運(yùn)行的控制，功能塊使能之后進(jìn)行周期運(yùn)動(dòng) 。 模塊設(shè)計(jì)完成之后，對(duì)程序進(jìn)行功能仿真，設(shè)置 CLK_IN 輸入接口的頻率為 50MHz，得到如圖 所示的仿真波形圖。 END IF。 TEMP2=NOT TEMP2。 IF CLK_IN39。 ELSE CNT1=CNT1+1。EVENT AND CLK_IN=39。 SIGNAL CNT2:INTEGER RANGE 0 TO 249999:=0。039。 USE 。需要用到計(jì)數(shù)器，高頻率輸入之后，觸發(fā)計(jì)數(shù)器進(jìn)行計(jì)數(shù)運(yùn)算同時(shí)輸出電平保持不變，當(dāng)計(jì)數(shù)器到達(dá)一個(gè)限值時(shí)輸出電平翻轉(zhuǎn)。為了解決這一問題，需要接入一個(gè)選通控制信號(hào) 。 時(shí)鐘信號(hào)一般有兩種功能，計(jì)數(shù)和選通。 圖 Quartus II 開發(fā)流程 本科生畢業(yè)設(shè)計(jì)（論文） 第 8 頁(yè) 共 31 頁(yè) 分頻器模塊 分頻器的功能 在接口電路中，時(shí)鐘信號(hào)的作用至關(guān)重要。支持 MAX II CPLD系列、 Cyclone系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。該軟件具有開放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原 理圖、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD、 FPGA 設(shè)計(jì)流程 [11， 13]。 基于以上種種優(yōu)點(diǎn)， VHDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建 高層次的系統(tǒng)模型 [11]。 VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì) [10， 12]。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) [10， 11]。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 圖 小車控制器原理框圖 F P G A 核心板遙控接收模塊驅(qū)動(dòng)模塊光電傳感器模塊周期運(yùn)行避障運(yùn)行遙控運(yùn)行本科生畢業(yè)設(shè)計(jì)（論文） 第 5 頁(yè) 共 31 頁(yè) 開始模式選擇周期運(yùn)行模式遙控模式 避障模式高速后退 2 S減速前進(jìn) 2 S停止 1 S減速后退 2 S高速前進(jìn) 2 S停止 1 S接收信號(hào)做出相應(yīng)動(dòng)作檢測(cè)到障礙做出規(guī)避動(dòng)作 直行結(jié)束繼續(xù)繼續(xù)繼續(xù)Y e sNoNoNoY e sY e sY e sNo圖 小車控 制器流程圖 本科生畢業(yè)設(shè)計(jì)（論文） 第 6 頁(yè) 共 31 頁(yè) 3 軟件設(shè)計(jì) 小車控制器的軟件 程序設(shè)計(jì)采用 VHDL 語(yǔ)言，利用 Altera 公司的 EDA 開發(fā)軟件Quartus II 進(jìn)行設(shè)計(jì)。 周期運(yùn)行控制程序存儲(chǔ)在 FPGA 芯片中 ，使用狀態(tài)機(jī)進(jìn)行狀態(tài)循環(huán)，并在不同狀態(tài)下向驅(qū)動(dòng)模塊發(fā)送不同的驅(qū)動(dòng)信號(hào) ，使小車 實(shí)現(xiàn)周期運(yùn)行。 其具體功能是實(shí)現(xiàn)自主的周期運(yùn)行，通過(guò)光電傳感器檢測(cè)障礙物進(jìn)行避障運(yùn)動(dòng)，除此之外又加入了遙控功能，其原理框圖如 圖 所示 。匯編語(yǔ)言在針對(duì)不同的控制器時(shí)則幾乎完全不同，在移植上有很大難度 [9]。 但是基于單片機(jī)的小車控制方案有一些局限性。單片機(jī)具有體積小、功能強(qiáng)、價(jià)格低廉等優(yōu)點(diǎn)。目前較為常見的是基于單片機(jī)的小車運(yùn)行控制方案。 本科生畢業(yè)設(shè)計(jì)（論文） 第 3 頁(yè) 共 31 頁(yè) 2 總體方案說(shuō)明 設(shè)計(jì)目標(biāo) 本課題基于 EDA 技術(shù)，使用 Altera 公司的的 EDA 軟件開發(fā)工具 Quartus II 進(jìn)行設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測(cè)試，以可編輯邏輯器件 FPGA 為核心部件，基于 FPGA 核心開發(fā)板進(jìn)行擴(kuò)展做出硬件，主要包括以下各項(xiàng)： a. 掌握利用 VHDL 設(shè)計(jì)智能小車控制器的原理、方法； b. 利用芯片內(nèi)部時(shí)鐘進(jìn)行分段定時(shí)周期直線運(yùn)動(dòng)； c. 小車外接光電傳感器檢測(cè)障礙物并做出相應(yīng)反應(yīng)； d. 人工干預(yù)遙控運(yùn)行； e. 在 FPGA 開發(fā)板上，針對(duì) FPGA 芯片的特點(diǎn)進(jìn)行系統(tǒng)配置并驗(yàn)證功能的實(shí)現(xiàn)，并做出擴(kuò)展硬件； f. 按要求做好畢業(yè)設(shè)計(jì)環(huán)節(jié)的 所有工作，完成畢業(yè)設(shè)計(jì)論文。 b. 用 FPGA 實(shí)現(xiàn)智能算法可以提高算法的運(yùn)算速度，滿足實(shí)時(shí)控制的要求。設(shè)計(jì)功能包括周 期運(yùn)行、自動(dòng)避障、遙控運(yùn)行，這些 功能具有很強(qiáng)的使用意義，正常狀態(tài)下小車能夠自主周期運(yùn)行完成設(shè)定的任務(wù)，遇到障礙物能夠自行躲避，在一些突發(fā)情況下能夠人工干預(yù)小車的運(yùn)行。 FPGA 芯片在控制方面可實(shí)現(xiàn)的優(yōu)點(diǎn)： a. 采用 FPGA 芯片設(shè)計(jì) ASIC 電路，不需要大量生產(chǎn)，就能得到適用的芯片； b. FPGA 芯片可做其它全定制或半定制 ASIC 電路的中試樣片； c. FPGA 芯片內(nèi)部有豐富的觸發(fā)器和 I/O 引腳； d. FPGA 芯片設(shè)計(jì)周期最短、開發(fā)費(fèi)用低 、風(fēng)險(xiǎn)?。? e. FPGA 芯片采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA一般是基于 SRAM工藝，基本結(jié)構(gòu)是基于查找表加寄存器結(jié)構(gòu)。 b. 智能小車系統(tǒng)可以進(jìn)入到人類無(wú)法生存或無(wú)法進(jìn)入的區(qū)域代替人類工作，例如可以把智能小車送入太空，探測(cè)火星；或者潛入海底，勘探資源等。 機(jī)器人的發(fā)展經(jīng)歷了三代，第一代機(jī)器人屬于示教再現(xiàn)型，第二代則具備了一定的環(huán)境感知能力，第三代機(jī)器人是智能型機(jī)器人，它除了具有感覺能力之外，還具備獨(dú)立辨別和自主運(yùn)動(dòng)能力。在軍事上，現(xiàn)代戰(zhàn)爭(zhēng)的復(fù)雜程度越來(lái)越高，需要在復(fù)雜惡劣的環(huán)境中完成各種偵察或作戰(zhàn)任務(wù)，增加了作戰(zhàn)人員的危險(xiǎn)性 ；在工業(yè)、民用、社會(huì)公共設(shè)施等諸多領(lǐng)域上，比如在惡劣環(huán)境下進(jìn)行的科學(xué)研究、在危險(xiǎn)地段作業(yè)、危險(xiǎn)品排除等諸多場(chǎng)合需要人們冒著巨大的風(fēng)險(xiǎn)；在影視劇拍攝、家庭服務(wù)、智能化家居、康復(fù)醫(yī)療等多種應(yīng)用領(lǐng)域，為了確保工作人員的安全性，提高舒適性，都急需一種能夠替代人完成這些任務(wù)的機(jī)器人 [1， 2]。智能機(jī)器人控制系統(tǒng)應(yīng)運(yùn)而生。 obstacle avoidance。 關(guān)鍵詞： 現(xiàn)場(chǎng)可編程邏輯陣列；硬件描述語(yǔ)言； Quartus II；周期運(yùn)行；避障運(yùn)行；遙控運(yùn)行 II A design of car controller FPGAbased Abstract: Field programmable gate array, FPGA, which has the advantages of repeating insystemprogrammability, short development period, parallel processing, high processing speed, high degree of integration and reliability, is widely used in many fields such as digital signal processing, industrial control and munication. Design a controller based on FPGA can integrate the extender and logic devices into one chip, thus its volume, wiring and power dissipation are reduced and its reliability enhanced. Its repeating insystemprogrammability makes the extension and alteration easy. The running speed of plicated control algorithms implemented on FPGA is very fast and can meet the real time control due to its capability of parallel processing and fast processing speed. This design is a product of typical hardwaresoftware codesign, a universal controller based on EP2C5T144C8 is designed, including the digital input and output channels. And the extender was connected by them. The control of each part are programmed, simulated and tested in VHDL language. A platform of car controller has pleted based on FPGA in Quartus II. The integration and simulation of the system is pl