【正文】 bps_module 模 塊經(jīng) BPS_CLK 對rx_control_module模塊產(chǎn)生定時。 圖 47 組合按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 20 串口通信模塊 串口接收 模塊 如圖 48所示，串口接收模塊由電平檢測模塊、波特率定時模塊和接收控制模塊組成。 圖 45 列數(shù)據(jù)左移仿真波形 圖 46 一位按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 19 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時， 就會利用 10ms過濾 H2L_Sig,然后拉低輸出。 按鍵模塊 一位按鍵模塊 debounce如圖 46所示，模塊包括電平檢查模塊和延遲模塊。 其中， key_left表示左鍵標(biāo)志信號， key_right表示右鍵標(biāo)志信號， key_stop為停止移位標(biāo)志信號，在沒有讀取到按鍵時顯示方式為循環(huán)開簾和合攏。移位時，首先啟動計數(shù)器 ，當(dāng)每計滿 9， 999， 999（即）時，行數(shù)據(jù)移位一次。靜態(tài)顯示時，只要進(jìn)行逐行掃描，第 i位出現(xiàn)‘ 0’時，則選通第 i行。同時 isdone產(chǎn)生一脈沖用于與其他模塊進(jìn)行交互。當(dāng)輸入 data=3239。更新行數(shù)據(jù)最大周期 Tmax=1/50/16=。 系統(tǒng)軟件總體結(jié)構(gòu) 圖 42 系統(tǒng) 軟件總體模塊結(jié)構(gòu) 南昌航空大學(xué)學(xué)士學(xué)位論文 16 LED 點(diǎn)陣顯示模塊 LED 點(diǎn)陣顯示驅(qū)動 LED點(diǎn)陣顯示模塊完成對行掃描和列選擇。使用 Quartus II內(nèi)嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II 嵌入式軟核處理器 [2]。 Quartus II 軟件含有 FPGA 和 CPLD 設(shè)計所有階段的解決方案，如圖 41 所示。Verilog適合系統(tǒng)級（ system）、算法級（ alogrithem）、寄存器傳輸級（ RTL）、邏輯級（ logic）、門級（ gata）、電路開關(guān)級（ switch）設(shè)計，而 SystemVerilog 是 Verilog語言的擴(kuò)展和延伸，更適用于可重用的可綜合 IP和可重用的驗證用 IP設(shè)計，以及特大型（千萬門級以上）基于 IP的系統(tǒng)級設(shè)計和驗證。 圖 316 時鐘電路 圖 317 數(shù)碼管顯示 南昌航空大學(xué)學(xué)士學(xué)位論文 14 第四章 基于 FPGA 的 LED 點(diǎn)陣顯示的軟件設(shè)計 Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 FPGA的編程語言常用的有二種，一種是 VHDL，一種是 Verilog HDL。本設(shè) 計采用共陽數(shù)碼管。數(shù)據(jù)讀寫時序如圖 315 所示 。 位 6：如果為 0，則表示存取日歷時鐘數(shù)據(jù)，為 1 表示存取 RAM 數(shù)據(jù)； 位 5 至位 1（ A4～ A0） ： 指示操作單元的地址； 位 0（最低有效位）：如為 0，表示要進(jìn)行寫操作，為 1表示進(jìn)行讀操作。它不僅要向寄存器寫入控制字，還需要讀取相應(yīng)寄存器的數(shù)據(jù)。在任何的對時鐘和 RAM 的寫操作之前， WP 位必須為 0。在 24 小時模式時，位 5 是第二個 10小時位。 DS1302 有下列幾組寄存器： （ 1） DS1302 有關(guān)日歷、時間的寄存器共有 12個，其中有 7 個寄存器（讀時 81h～8Dh，寫時 80h～ 8Ch），存放的數(shù)據(jù)格式為 BCD 碼形式，如圖 312 所示。 南昌航空大學(xué)學(xué)士學(xué)位論文 10 ： Vcc1：主電源； Vcc2：備份電源。工作電壓寬達(dá) ～ 。 圖 38 74HC164 引腳圖 （ 3）三極管 8550 8550 三極管是 PNP 型三極管，如 圖 39所示，當(dāng) 74HC164 發(fā)出低電平時，三極管 Q 導(dǎo)通， LED_H 輸出高電平。移位寄存器有一個具備三態(tài)的總線并行 8 位輸出，當(dāng)給 /G端送低電平時，存儲寄存器的數(shù)據(jù)輸出到總線， 圖 36 8*8 點(diǎn)陣原理 南昌航空大學(xué)學(xué)士學(xué)位論文 9 電路中直接將此腳接 GND，表示直接輸出。 如圖 37 所示，移位寄存器和存儲器是不同的時鐘輸入。 LED 點(diǎn)陣驅(qū)動電路 驅(qū)動部分使用兩個帶存儲器的移位寄存器 74HC595 和兩個移位寄存器 74HC164 組成， 74HC595 負(fù)責(zé)列掃描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù) 據(jù)。使用 JTAG 時需要配合 USB Blaster 進(jìn)行下載調(diào)試。 RS232 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計算機(jī)串口電平為 RS232 電平 (即：高電平 — 12V,低電平 — +12V),所以，計算機(jī)與單片機(jī)之間進(jìn)行通訊時需要加電平轉(zhuǎn)換芯片。一次復(fù)位后產(chǎn)生一脈沖信號，下降沿時觸發(fā)芯片復(fù)位。 電源接口及開關(guān)電路 如圖 31所示，其中 F1為限流 的 F110 保險管 ,在電源的保護(hù)上起到了很大的作用。 時鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片 ， 內(nèi)含有一個實(shí)時時鐘 /日歷和31 字節(jié)靜態(tài) RAM。 其次，考慮制作成本，一片 74HC154大約四元，而 74HC595和 74HC164只需 。 方案二： 使用兩個移位寄存器 74HC595（帶存儲器 ） 和兩個移位寄存器 74HC164 驅(qū)動 16*16 的點(diǎn)陣， 74HC595 負(fù)責(zé)列掃 描數(shù)據(jù)， 74HC164 負(fù)責(zé)行掃描數(shù)據(jù)。上位機(jī)使用字模提取工具將待顯示的數(shù)據(jù)發(fā)送至下位機(jī) , JTAG下載線實(shí)現(xiàn) PC和 NiosⅡ系統(tǒng)間的通信。本設(shè)計采用較為普遍的 Altera公司的 EP2C8Q208C芯片。同時， Altera 公司給學(xué)習(xí)者提供很好的服務(wù)和支持。軟件部分根據(jù)各芯片的時序圖進(jìn)行模塊編程，消除了競爭和冒險。串口通信部分 通過 RS232 串口實(shí)現(xiàn)。 點(diǎn)陣顯示模塊實(shí)現(xiàn) LED 點(diǎn)陣的驅(qū)動和顯示功能。具體內(nèi)容： 系統(tǒng)設(shè)計； ； ； 4. FPGA 系統(tǒng)與 PC 機(jī)通訊接口 (RS232)的設(shè)計。 目前，美國和中國臺灣地區(qū)邏輯電路設(shè)計和制造廠家大都以 Verilog HDL 為主，中國大陸地區(qū)目前學(xué)習(xí)使用 Verilog HDL 已經(jīng)超過 VHDL。 基于 FPGA 芯片控制全彩 LED 大屏幕圖像顯示系統(tǒng)系統(tǒng)設(shè)計隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有 LED、 LCD、 DLP 等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用 ARM+FPGA 脫機(jī)控制系統(tǒng)，也有用 PC+DVI 接口解碼芯片 +FPGA 芯片聯(lián)機(jī)控制系統(tǒng) 。預(yù)估在歐美優(yōu)先領(lǐng)起的趨勢中， 2020 年全球可達(dá)到 450 萬盞 LED 街燈的水平，并且承于國際加緊節(jié)能減碳的腳南昌航空大學(xué)學(xué)士學(xué)位論文 2 步，一但路 燈標(biāo)準(zhǔn)規(guī)格普及，中國市場可望占有世界 50%以上的規(guī)模。 據(jù)悉， 2020 年全球照明市場約 1219 億美元， LED僅占 %,顯見其未來潛力之可觀。一方面，隨著微電子技術(shù)的發(fā)展和生產(chǎn)工藝的提高，器件的性能大有很大的提高，出現(xiàn)了高性能的現(xiàn)場可編程邏輯器件（ FPGA）， FPGA具有處理速度高、可靠性高、高容量和集成度高等特點(diǎn)，在大屏幕顯示系統(tǒng)設(shè)計中使用 FPGA可以滿足現(xiàn)在的 LED大屏幕系統(tǒng)對于處理視頻數(shù)據(jù)的高速要求，同時改善電 路的性能，縮小系統(tǒng)的體積。壽命、單位面積亮度、三基色的偏差程度、點(diǎn)距、對比度、灰度等級 (包括灰度級數(shù)和線性度 )、掃描頻率等指標(biāo)性能是衡量或橫向比較大型顯示設(shè)備好壞的標(biāo)準(zhǔn)。特別在近年 ,帶有紅、綠、藍(lán)三基色以及灰度顯示效果的全彩 LED顯示屏，以其豐富多彩的顯示效果而倍受業(yè)界關(guān)注，成為 LED顯示屏市場近年增長幅度比較大的產(chǎn)品。 隨著顯示屏尺寸的擴(kuò)大、亮度要求的增加 ,數(shù)據(jù)傳輸和控制的時間也會增加，如果仍然采用單片機(jī)作為控制器，將會影響顯示效果，嚴(yán)重時可能無法正常工作，然而，這時若采用可編程邏輯器件作為控制器，則可解決這一難題。在世界各國環(huán)保議題日漸重視的趨勢下， LED 照明產(chǎn)業(yè)將扮演極重要的角色，其主要應(yīng)用在于室內(nèi)、室外照明以及街燈等高功率產(chǎn)品。此外，值得關(guān)注的部分是受政府政策及推廣影響較為直接且快速的街燈應(yīng)用可望成為照明產(chǎn)業(yè)中快速成長的第一棒。其他發(fā)展趨勢還包括優(yōu)化驅(qū)動器以提供最佳功效，并非將電流最大化。隨著背光技術(shù)和數(shù)字電視技術(shù)的發(fā)展，背光的控制算法及驅(qū)動方法的規(guī)范化，為了降低成本，將背光控制單元、屏顯控制和電視的機(jī)芯微處理器由一個微處理器統(tǒng)一實(shí)現(xiàn)將是一種技術(shù)趨勢 [13][14]。 研究內(nèi)容 本課題為基于 Altera 公司 FPGA 芯片的電子顯示屏的研究，配備相應(yīng)的 PC機(jī)軟件， 可 實(shí)現(xiàn) 合攏、開簾 、上下左右移動等顯示 形式 ，并可顯示 時鐘。 時鐘模塊完成對時鐘芯片的讀寫，包括時鐘初始化和時鐘信息讀取，最終用數(shù)碼管顯示時鐘。 LED 點(diǎn)陣是由 8個大小為 32mm*32mm 的 8*8 共 陽點(diǎn)陣組成 32*16 點(diǎn)陣，可以顯示兩個漢字，點(diǎn)陣屏可拆裝，采用圓孔銅排針，連接性能非常好。同時通過鍵盤來控制顯示方式，并且在數(shù)碼管上顯示實(shí)時時鐘。其中 Altera 更適合教學(xué)使用，對于初學(xué)者來說入門門檻比較低。這樣不僅能反復(fù)使用，還無需專門 的 FPGA 編程器，只需通用的 EPROM、 PROM 編程器即可。輸入接口是通過串口即 RS232以及 JTAG下載線來實(shí)現(xiàn)從 PC上位機(jī)傳輸數(shù)據(jù)至下位機(jī)。 方案一：在 LED點(diǎn)陣驅(qū)動電路中，采用 1片 4線 /16線譯碼器 74HC154作為行驅(qū)動，選用 2片 74HC154占用 15個 FPGA的 I/O口（包括兩個 enable端）。 方案比較及確定： 首先，考慮占用 I/O口數(shù)量，方案一使用了 15個 I/O口，而方案二只使用了 5個。 綜合以上分析，本設(shè)計采用方案二，不僅大大的減少了 I/O資源的占用 ,而且縮減了制作成本。 FPGA 控制模塊 該部分電路是系統(tǒng)控制和數(shù)據(jù)處理的核心，主要由電源接口及開關(guān)及相應(yīng)的時鐘振蕩電路和復(fù)位電路組成。按下鍵時， KEY 拉低。 RS232 串口用于上位機(jī)與下位機(jī)的數(shù)據(jù)傳輸， JTAG 接口用于程序下載與調(diào)試。 JTAG 下載不僅下載速度快，而且支持 SignalTAP，但是，不能編程 EPCS 芯片，掉電后數(shù)據(jù)丟失。使用 4塊 8*8LED 點(diǎn)陣屏就可以組成 16*16 的點(diǎn)陣屏，可以顯示一個漢字。 74HC595 是具有 8 位移位寄存器和一個存儲器，三態(tài)輸出功能。移位寄存器有一個串行移位輸入（ SER），和一個串行輸出（ QH’），電路將其接入下一個 IC 的輸入（ SER）組成 16 位移位存儲。 A、 B 是兩個輸入端，電路將其合并成一個輸入，移位寄存器的最后一位輸出 QH 接入下一個 74HC164 的輸入 AB，組成 16 位移位寄存器，每一位的輸出經(jīng)過三極管放大電流加到點(diǎn)陣共陽端，即作為點(diǎn)陣的行控制。 時鐘芯片電路 DS1302 實(shí)時時鐘可提供秒、分、時、日、星期、月和年，一個月小 于 31 天時可以自動調(diào)整，且具有閏年補(bǔ)償功能。 DS1302用于數(shù)據(jù)記錄，特別是對某些具有特殊意義的數(shù)據(jù)點(diǎn)的記錄上，能實(shí)現(xiàn)數(shù)據(jù)與出現(xiàn)該數(shù)據(jù)的時間同時記錄，因此廣泛應(yīng)用于測量系統(tǒng)中。該引腳有兩個功能：第一， CE 開始控制字訪問移位寄存器的控制邏輯；其次， CE提供結(jié)束單字節(jié)或多字節(jié)數(shù)據(jù)傳輸?shù)姆椒?。?12 小時模式時，位 5 是 ，當(dāng)為 1時，表示 PM。 控制寄存器（ 8Fh、 8Eh）的位 7是寫保護(hù)位（ WP），其它 7位均置為 0。 DS1302 是 SPI總線驅(qū)動方式。 控制字的最高有效位（位 7）必須是邏輯 1，如果它為 0，則不能把數(shù)據(jù)寫入到DS1302 中。同樣，在緊跟 8位的控制字指令后的下一個 SCLK 脈沖的下降沿，讀出 DS1302 的數(shù)據(jù)，讀出的數(shù)據(jù)也是從最低位到最高位。數(shù)碼管可分為共陽和共陰。反之，當(dāng)SEL 拉高時，數(shù)碼管不顯示。由于 Verilog在其門級描述的底層，也就是在晶體管開關(guān)的描述方面比 VHDL有更強(qiáng)的功能，所以，即使是 VHDL的設(shè)計環(huán)境，在底層實(shí)質(zhì)上也是由 Verilog HDL描述的器件庫所支持的 [1]。 Quartus II 軟件綜述 Altera 公司的 Quartus II 設(shè)計軟件提供了完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng) （ SOPC）提供全面的設(shè)計環(huán)境。此外 Quartus II 與MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基