【正文】 (n)。常用的窗口函數(shù)有矩形窗 、 三角形窗 、 升余 弦窗 (漢寧窗 )、 改進(jìn)的升余弦窗 (海明窗 )、 二階升余弦窗 (布拉克曼窗 )、 凱塞窗。 4 線性相位 FIR 濾波器零點(diǎn)位置 由 H(z)=? )1(??kz H( 1?z )可以得出，如果 z= iz 是 H(z)的零點(diǎn)，則 z=1/ iz 也一定是H(z)的零點(diǎn)，當(dāng) h(n)是實(shí)數(shù)時(shí)， H(z)的零點(diǎn)必成共軛對(duì)出現(xiàn)，所以 1/ iz 也一定是H(z)的零點(diǎn)。不僅有 (N1)個(gè)抽樣的延時(shí)，還產(chǎn)生一個(gè) ? /2 的相移。 結(jié)論 ： (1)h(n)偶對(duì)稱 H(? )=? ?????1012 ])c os [()(NnNnnh ? )(?? =?12(N1)? 幅度函數(shù) H(? )包括正負(fù)值，相位函數(shù)是嚴(yán)格線性相位，說(shuō)明濾波器有 (N1)/2 個(gè)抽樣的延時(shí)，它等于單位抽樣響應(yīng) h(n)長(zhǎng)度的一半。則 H(? )=h( 12??N )+??????1012 ])c os [()(2NnNnnh ? 令 m=(N1)/2n,則有 H(? )=h( 12??N )+ ???? ??2/)1(112 c o s)(2NmN mmh ? H(? )= ???2/)1(0 cos)(Nn nna ? 式中 a(0)=h( 21?N ) a(n)=2h( 21?N n),n=1,2,3,… , 21?N 按照 式，由于式中 cos n? 項(xiàng)對(duì) ? =0, ??2, 皆為偶對(duì)稱，因此幅度特性的特點(diǎn)是對(duì) ? =0, ??2, 是偶對(duì)稱的。 H( ?je )線性相位是指 )(?? 是的線性函數(shù)，即 )(?? =??， ? 為常數(shù) )(?? = 0? ?? ， 0? 是起始相位 一般稱滿足 ()式是第一類線性相位；滿足 ()式是第二類線性相位。 FIR 數(shù)字濾波器原理 1 單位沖擊響應(yīng) h(n)的特點(diǎn) FIR 濾波器單位脈沖響應(yīng) h(n)長(zhǎng)度 N(0≤ n≤ N1),其 Z 變換為 : H(z)= ???10 )(Nm nh mz? 在有限 Z 平面有（ N1）個(gè)零點(diǎn)，而它的 (N1)個(gè)極點(diǎn)均位于原點(diǎn) z=0 處。 ２ .系統(tǒng)函 數(shù) H(z)在 z 0 處收斂，極點(diǎn)全部在 z＝０處（穩(wěn)定系統(tǒng)）。 從上面簡(jiǎn)單比較看出 IIR 與 FIR 濾波器各有所長(zhǎng)，在實(shí)際應(yīng)用中應(yīng)從多方面來(lái)加以選擇。相反， FIR 濾波器主要采 用非遞歸結(jié)構(gòu)，不論在理論上還是在實(shí)際的有限精度運(yùn)算中都不存在穩(wěn)定性的問(wèn)題，運(yùn)算誤差較小。選擇性越好，則相位非線性越嚴(yán)重。 FIR 濾波器背影知識(shí) 有限沖擊響應(yīng)（ FIR）濾波器和無(wú)限沖擊響應(yīng)（ IIR）濾波器廣泛 應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。變成周期的方法是將 )( ?jXa 在頻率軸上以 s? 為周期作移位后再疊加并除以 Ts。 DTFT 的反變換公式為 ?? ??? ? deeXnx njj )(21)( ??? (2) DFT 的定義 DFT 對(duì)應(yīng)的是在時(shí)域、頻域都是有限長(zhǎng)且都是離散的，其正變換為 1,1,0,)()()( 10102 ???? ?? ????? NkWnxenxkX nkNNnNnnkNj ?? 反變換為 1,1,0,)(1)(1)( 1010 2 ???? ????? ?? NkWkXNekXNnx nkNNnNn nkNj ?? (3) 抽樣定理 抽樣定理是連接離散信號(hào)和連續(xù)信號(hào)的橋梁，是進(jìn)行離散信號(hào)處理與離散系統(tǒng)設(shè)計(jì)的基礎(chǔ)。 連續(xù)時(shí)間信號(hào)傅立葉變換： 設(shè) )(tx 為一連續(xù)時(shí)間信號(hào)，則 )(tx 的傅立葉變換為dtetxjX tj???? ???? )()( 其反變換為 ??? ???? ? dejXtx tj)(21)( ? 其中 f?2?? 為角頻率，單位 為 rad/s。 線性：即該系統(tǒng)的輸入、輸出之間滿足疊加原理；移不變性：設(shè)離散時(shí)間系統(tǒng)對(duì) x（ n）的響應(yīng)是 y（ n），如果將 x（ n）延遲 k 個(gè)抽樣周期、輸出 y（ n）也相應(yīng)地延遲了 k個(gè)抽樣周期。 2 有限沖激響應(yīng) (FIR)濾波器的原理及設(shè)計(jì) 1 數(shù)字信號(hào)系統(tǒng)概述 自從 60年代，特別是 1965 年快速傅立葉變換（ FFT）的問(wèn)世以來(lái)，隨著計(jì)算機(jī)和信息學(xué)科的飛速發(fā)展，數(shù)字信號(hào)處理（ Diginal Signal Processing，DSP）技術(shù)應(yīng)運(yùn)而生并迅速發(fā)展，現(xiàn)已形成一門獨(dú)立的學(xué)科體系。通過(guò) Quartus Ⅱ的延時(shí)分析能夠分析出不同類型的延時(shí)信息，包括沒(méi)有布局布線的延時(shí)信息、經(jīng)過(guò)布局布線的延時(shí)信息、混合的樹(shù)狀層次型設(shè)計(jì)等。 ，包括編譯，網(wǎng)表輸 出，綜合，配置器件，時(shí)序分析等。 另外 ， Quartus Ⅱ還支持層次化的設(shè)計(jì)方法，用戶可以將一個(gè)完整的設(shè)計(jì)逐層分解成規(guī)模小的子設(shè)計(jì)單元，每個(gè)設(shè)計(jì)單元用一個(gè)設(shè)計(jì)文件來(lái)描述，而描述整 個(gè)設(shè)計(jì)的設(shè)計(jì)文件被稱為頂層設(shè)計(jì)文件。在 Quartus Ⅱ集成開(kāi)發(fā)環(huán)境中進(jìn)行可編程 ASIC 設(shè)計(jì)的基本流程如圖 所示 ，主要包括設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)校驗(yàn) (時(shí)序分析、仿真 )和器件編程四個(gè)部分。有些 VHDL 程序，可以直接從 VHDL 的行為描述中創(chuàng)建邏輯電路結(jié)構(gòu)，也可以使用 VHDL 在一個(gè)芯片上設(shè)計(jì)、仿真和綜合任何從簡(jiǎn)單到復(fù)雜的電路系統(tǒng) 。 5. 邏輯操作和設(shè)計(jì)的時(shí)序行為都能夠仿真。 2. 每個(gè)設(shè)計(jì)單元，既有定義好的接口 (以便連接其他元件使用 )，又有明確的行為規(guī)范 (用來(lái)仿真 )。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體 (可以是一個(gè)元件、一個(gè)簡(jiǎn)單電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可視部分 )和內(nèi)部 (或稱不可視部分 )，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 語(yǔ)言是一種行為描述語(yǔ)言，其主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。實(shí)踐證明，錯(cuò)誤發(fā)現(xiàn)越早，排除錯(cuò)誤所花費(fèi)的代價(jià)就越少。與傳統(tǒng)的電路圖設(shè)計(jì)方法相比，用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)有如下好處： (1)使用硬件描述語(yǔ)言，可以在較高的抽象層次描述設(shè)計(jì)，也就是說(shuō)這樣的設(shè)計(jì)方法不僅提高了設(shè)計(jì)人員的效率，而且設(shè)計(jì)與特定的工藝無(wú)關(guān)。 HDL(Hardware Description Language) 1 硬件描述語(yǔ)言簡(jiǎn)介 硬件描述語(yǔ)言是一種用形式化方法來(lái)描述數(shù)字電路的設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。如果一切正常，那么系統(tǒng)的硬件設(shè)計(jì)就基本結(jié)束。邏輯綜合這一階段是利用邏輯綜合工具，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。也就是說(shuō)，系統(tǒng)采用 RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。 第二層次是 RTL方式描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)字模型的描述。 圖 FPGA設(shè)計(jì)流程圖 IC電路設(shè)計(jì)一般都采用自頂向下的設(shè)計(jì)方法。它在低端市場(chǎng)的產(chǎn)品有 Cyclone 和 CycloneⅡ系列，在高端市場(chǎng)則有 Stratix、 StratixGX 及StratixⅡ系列產(chǎn)品。 4 主流 FPGA 廠商介紹 目前主要的 FPGA 生產(chǎn)廠家為 Xilinx 和 Altera。 (1)FPGA 是觸發(fā)器密集型的器件，具有大量的觸發(fā)器資源；而 CPLD 是組合邏輯密集型的器件，觸發(fā)器資源少。 可編程互連資源（ IR） 可編程邏輯互連資源可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供， 從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)?；?SRAM的 FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，配置數(shù)據(jù)可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)編程。 FPGA一般由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的 SRAM組成，這三種可編程電路是：可編程邏輯塊 CLB、輸入輸出模塊 IOB和互連資源 IR，其基本結(jié)構(gòu)如圖 。 FPGA器件集成度 高、體積小，具有通過(guò)用戶編程實(shí)現(xiàn)專門應(yīng)用的功能。輸入由緩沖器組成，它使輸入信號(hào)具 有足夠的驅(qū)動(dòng)能力并產(chǎn)生互補(bǔ)輸入信號(hào)。 FPGA 概述 1 簡(jiǎn)單 PLD的基本結(jié)構(gòu) 簡(jiǎn)單 PLD包括 PROM, PLA, PAL和 GAL。本人畢業(yè)設(shè)計(jì)就是基于 FPGA運(yùn)用 VHDL設(shè)計(jì)實(shí)現(xiàn) FIR 濾波器 。在數(shù)字濾波器中，有限沖激響應(yīng)（ FIR）濾波器具有無(wú)限沖激響應(yīng)（ IIR）濾波器所沒(méi)有的線性相位，所以本課題研究的就是 FIR 數(shù)字濾波器，主要討論了它的結(jié)構(gòu)以及實(shí)現(xiàn)的方法。介紹了基于 FPGA 的 FIR 濾波器的數(shù)字信號(hào)處理的算法設(shè)計(jì)，采用直接型和轉(zhuǎn)置型的基本結(jié)構(gòu)來(lái)設(shè)計(jì)，其運(yùn)算效率明顯提高，并結(jié)合先進(jìn)的 EDA 軟件進(jìn)行高效的設(shè)計(jì)和實(shí)現(xiàn)，并給出了用 Quartus Ⅱ運(yùn)行的仿真結(jié)果。有限沖激響應(yīng)（ FIR）濾波器能在設(shè)計(jì)任意幅頻特性的同時(shí)保證嚴(yán)格的線性相位特性。數(shù)字濾波器是語(yǔ)音與圖象處理、模式識(shí)別、雷達(dá)信號(hào)處理、頻譜分析等應(yīng)用中的一種基本的處理部件，它能滿足濾波器對(duì)幅度和線性相位的嚴(yán)格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。提出了一種基于 FPGA的 FIR 濾波器設(shè)計(jì)方案。pattern process, patternrecognition, radar signal process and spectral analysis. It can meet the high needs to range and phase, and can avoid such problems as voltage drifting, temperature drifting and noise that analogue filters cannot overe. FIR filter can assure a strict linear phase identity while designing any range and frequency. Therefore, FIR filter has shown its strong vitality in many fields and its importance in using. In the paper, the way to use VHDL to design linear phase FIR filter is introduced and its importance in using. In the paper, the way to use VHDL to design linear phase FIR filter is introduced and its designing thoughts are expounded. This paper introduces the design scheme of FIR filter based on FPGA, introduces that the design technology of FIR filter based on FPGA about digital system processing arithmetic. FIR filter adopts the basic structure of direct type, the result are shifting and adding. Integrating advanced software of EDA to design and achieve, and giving some emulator results. This design makes high use of hardware resource about FPGA, programming with VHDL language, achieving FIR filter with high sampling level based on PDGA. Keywords: Finite Impulse Response Digital Filter(FIR)、 Field Programmable Gate、 Array（ FPGA） 、 VHDL、 Quar