【正文】 對(duì)此，我向魯老師表示衷誠(chéng)的謝意！ 此外，我還要 特別學(xué)院為我們 所作的工作，免費(fèi)開(kāi)放機(jī)房，以及 學(xué)校四年來(lái)對(duì)我的培養(yǎng)與教育，在畢業(yè)設(shè)計(jì)期間學(xué)校 圖書(shū)館為我們建立了豐富的數(shù)據(jù)庫(kù)資源，為我們能順利完成畢業(yè)設(shè)計(jì)提供了很大的幫助。但是還有許多需要完善的地方，如根據(jù) FIR 數(shù)字濾波器的對(duì)稱(chēng)性，我們可以改進(jìn)設(shè)計(jì)的 VHDL 代碼，使只要用一半的系數(shù)即可實(shí)現(xiàn)濾波功能，這樣就可以節(jié)省大量的資源，使 得設(shè)計(jì)更具有實(shí)用性。本文采用可將 VHDL 描述轉(zhuǎn)換為 FPGA 實(shí)現(xiàn)的工具 QuartusⅡ軟件。對(duì)于 FIR 數(shù)字濾波器的FPGA 實(shí)現(xiàn)，本文用了 VHDL 語(yǔ)言進(jìn)行了編程，具體是以一個(gè)轉(zhuǎn)置結(jié)構(gòu)的 FIR 濾波器為例。 4 結(jié)論與總結(jié) 數(shù)字濾波器日益發(fā)展，逐漸取代了傳統(tǒng)的模擬濾波器，在數(shù)字信號(hào)處理方面取得了長(zhǎng)足的發(fā)展。 72MHz的 Registered Performance運(yùn)行。否則就將數(shù)據(jù)字下載到 x寄存器中，第二步稱(chēng)為 SOP，執(zhí)行乘積和的計(jì)算，對(duì)乘積p(I)進(jìn)行一位有符號(hào)擴(kuò)展，并加到前面 的部分乘積上。 END GENERATE。 END IF。p(I))+a(I+1)。 SOP:PROCESS(clk) BEGIN IF clk39。 END LOOP。 IF(Load_x=39。 SIGNAL p: ARRAY_N2BIT。 TYPE ARRAY_N3BIT IS ARRAY(0 TO L1)OF N3BIT。 SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W21DOWNTO 0)。 c_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。 Mpipe:integer:=3 )。 W2:integer:=18。 USE 。 FIR 濾波器 直接 FIR 模型的一個(gè)變種稱(chēng) 為轉(zhuǎn)置式 FIR濾波器，可以根據(jù)上圖中的 FIR 濾波器來(lái)構(gòu)造： (1) 輸出互換 (2) 顛倒信號(hào)流的方向 (3) 用一個(gè)差分放大器代替一個(gè)加法器，反之亦然 轉(zhuǎn)置式 FIR 濾波器結(jié)構(gòu)如下土圖所示，通常是指 FIR 濾波器的實(shí)現(xiàn)。 這種普通的直接型結(jié)構(gòu)是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運(yùn)算的，它實(shí)質(zhì)上是一個(gè)分節(jié)的延遲線(xiàn)，每一節(jié)的輸出加權(quán)累加使得到濾波器的輸出。對(duì)于 LTI系統(tǒng)可以更為方便的將（ ）表達(dá)成 z域內(nèi)的形式： Y(Z)=F(Z)X(Z) 其中 F(z)是 FIR的傳遞函數(shù)，其 z域內(nèi)的定義形式如下： F(z)=????10 ][Lkkzkf 下圖給出了 L階 LTI型 FIR濾波器的圖解。 LTI 與輸入信號(hào)之間相互作用，經(jīng)過(guò)一個(gè)稱(chēng)為線(xiàn)性卷積的過(guò)程，表示為 y=f*x,其中 f 是濾波器的脈沖信號(hào)，而 y是卷積輸出。利用如下圖（ b）所示的移位加法器就能有效地實(shí)現(xiàn)累加。無(wú)符號(hào) DA系統(tǒng)假設(shè)變量 ][nx 的表達(dá)式如下： ??? ??? 10 ]1,0[][,2][][ Bb bbb nxnxnx 其 中 ][nxb 表示 ][nx 的第 b 位，而 ][nx 也就是 x 的 n 第次采樣，而內(nèi)積 y 可以表示為： ? ????? ???1010 2][][NnBbbb kxncy 重新分別求和 (分布式算法的由來(lái) )，其結(jié)果如下： )2]0[....2]0[2]0[](0[ 002211 xxxcy BBBB ???? ???? + )2]0[....2]1[2]1[](1[ 002211 xxxc BBBB ??? ???? . . . + )2]1[...2]2[](1[ 0011 ????? ?? NxNxNc BB = 1111 2])1[]1[...]1[]1[]0[]0[( ???? ????? BBBB NxNcxcxc + 2222 2])1[]1[....]1[]1[]0[]0[( ???? ????? BBBB NxNcxcxc . . . + 0000 2])1[]1[...]1[]1[]0[]0[( ????? NxNcxcxc 或者可以寫(xiě)成簡(jiǎn)潔的如下形式： ? ? ? ??? ?? ?? ??????? 10 10 10 10 ])[],[(2][][2Bb Nn Bb Nn bbbb nxncfnxncy 函數(shù) ])[],[( nxncf b 的 實(shí)現(xiàn)需要特別的注意。 分布式算法 (distributed arithmetic,DA)是一項(xiàng)重要的 FPGA技術(shù)，廣泛應(yīng)用在計(jì)算乘積和 ??? ????? 10 ][][, Nn nxncxcy 中 當(dāng)使用傳統(tǒng)算法單元完成一個(gè)濾波周期時(shí)，大約需要用 N個(gè) MAC循環(huán)。比如下式給出了線(xiàn)性卷積和。當(dāng)對(duì)電路運(yùn)行速度要求不高時(shí)，采用此種結(jié)構(gòu)將大大節(jié)省硬件資源。)。w/pi39。 title(39。幅度 (dB)39。 xlabel(39。 axis([0,2,80,5])。)。n39。 title(39。)。n39。 title(39。,hamming(N))。high39。 r=(N1)/2。 close all。求設(shè)計(jì)出的濾波器頻率響應(yīng)用下式計(jì)算： H( ?je )=???10 )(Nn nhnje?? ； 即 H( ?je )=DTFT[h(n)] 檢驗(yàn)是否滿(mǎn)足要求，如果 H( ?je )不滿(mǎn)足要求根據(jù)具體情況重復(fù) 4 步，直到滿(mǎn)足要求。由 dH ( ?je )的傅立葉反變換導(dǎo)出 dh (n)。 對(duì)窗函數(shù)一般有兩個(gè)方面的要求： (1)主瓣盡可能窄，以使設(shè)計(jì)出的濾波器具有較陡的過(guò)渡帶。因而線(xiàn)性相位 FIR 濾波器的零點(diǎn)必是互為倒數(shù)的共軛對(duì)。圖 3 中，線(xiàn)性相位有 ?90 附加相移，幅度函數(shù)在 0、2? 處為零點(diǎn)，且對(duì) ? =0、 2? 呈奇對(duì)稱(chēng)，對(duì) ? =? 呈偶對(duì)稱(chēng)。圖 1 中，線(xiàn)性相位無(wú) ?90 附加相移，幅度函數(shù)在 ? 處存在零點(diǎn)，且對(duì) ? =? 呈奇對(duì)稱(chēng)，因此不適合作高通濾波器。 同理可知： 2) h(n)=h(Nn1),N=偶數(shù) H(? )=?? ?2/1 21 )](c os [)(Nn nnb ? 式中 b(n)=2h( 2N n),n=1,2,… ,2N 按照 式， ? =? 時(shí)，由于余弦項(xiàng)為零，且對(duì) ? =? 奇對(duì)稱(chēng)，因此這種情況下的幅度特性的特點(diǎn)是對(duì) ? =? 奇對(duì)稱(chēng)，且在 ? =? 處有一零點(diǎn)，使 H(? )=0，這樣，對(duì)于高通和帶阻不適合采用這種情況。 滿(mǎn)足第一類(lèi)線(xiàn)性相位的條件是： h(n)是實(shí)序列且對(duì) (N1)/2 偶對(duì)稱(chēng) ， 即 h(n)=h(Nn1) 滿(mǎn)足第二類(lèi)線(xiàn)性相位的條件是： h(n)是實(shí)序列且對(duì) (N1)/2 奇對(duì)稱(chēng)， 即 h(n)=h(Nn1) 結(jié)論：如果 FIR 濾波器的單位抽樣響應(yīng) h(n)為實(shí)數(shù)，且滿(mǎn)足以下任一條件： 偶對(duì)稱(chēng) h(n)=h(N1n) 奇對(duì)稱(chēng) h(n)=h(N1n) 其對(duì)稱(chēng)中心在 n=(N1)/2 處，則濾波器具有準(zhǔn)確的線(xiàn)性相位。因此 H(z)永遠(yuǎn)穩(wěn)定。 ３．結(jié)構(gòu)上主要是非遞歸結(jié)構(gòu)，沒(méi)有輸出到輸入的反饋，但有些結(jié)構(gòu)中（例如頻率抽樣結(jié)構(gòu)）也包含有反饋的遞歸部分。在相位要求不敏感的場(chǎng)合，用 IIR 較為合適，可以充分發(fā)揮其經(jīng)濟(jì)高效的特點(diǎn)。 FIR 濾波器采用快速傅立葉變換算法，在相同階數(shù)的條件下，運(yùn)算速度快的多。相反，F(xiàn)IR 濾波器卻可以得到嚴(yán)格的非線(xiàn)性相位 ，然而由于 FIR 濾波器傳輸函數(shù)的極點(diǎn)固定在原點(diǎn)，所以只能用較高的階數(shù)達(dá)到高的選擇性；對(duì)于同樣的濾波器設(shè)計(jì)指標(biāo)， FIR 濾波器所要求的階數(shù)可以比 IIR 濾波器高 5~10 倍，結(jié)果，成本高，信號(hào)延時(shí)也較大；如果按相同的選擇性和相同的線(xiàn)性要求來(lái)說(shuō)，則 IIR 濾波器就必須加全同網(wǎng)絡(luò)進(jìn)行相位校正，同樣要大大增加濾波器的節(jié)數(shù)和復(fù)雜性。 IIR 數(shù)字濾波器方便簡(jiǎn)單，但它相位的線(xiàn)性，要采用全通網(wǎng)絡(luò)進(jìn)行相位校正。這種現(xiàn)象又稱(chēng)為頻譜的周期延拓。將連續(xù)信號(hào) )(txa 和沖激串 函數(shù) )(tp 相乘。 )(?jX 是 ? 的連續(xù)函數(shù)，稱(chēng)為信號(hào) )(tx 的頻率密度函數(shù)或頻譜密度函數(shù)或簡(jiǎn)稱(chēng)為頻譜。離散時(shí)間系統(tǒng)（ LSI）分為有限沖激響應(yīng)（ Finite Impulse Response， FIR）系統(tǒng)和無(wú)限沖激響應(yīng)（ Infinite Impulse Reponse， IIR）系統(tǒng)。 DSP 是利用數(shù)字計(jì)算機(jī)或 專(zhuān)用數(shù)字處理設(shè)備對(duì)信號(hào)進(jìn)行分析、變換、綜合、濾波、估值與識(shí)別等加工處理，隨著在規(guī)模集成電路和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，數(shù)字信號(hào)處理技術(shù)已廣泛應(yīng)用于通信、語(yǔ)音、雷達(dá)、地震預(yù)報(bào)、聲納、遙感、生物醫(yī)學(xué)、電視、控制系統(tǒng)、水利工程、故障檢測(cè)、儀器儀表等領(lǐng)域。 Quartus Ⅱ支持多種仿真方法，包括 ：波形輸入方法， .vwf(向量波形文件 )，這是 Quartus Ⅱ中最主要的波形文件； .vec(向量文件 )，這是 MAX+PLUS Ⅱ中的文件，主要是為了向下兼容； .tbl(列表文件 )，用來(lái)將 MAX+PLUS Ⅱ中的 .scf文件輸入到 Quartus Ⅱ中，也可以將 .vwf文件保存成 .tbl文件，然后通過(guò) MATLAB軟件、提取其中的數(shù)據(jù)，用來(lái)對(duì)仿真結(jié)果的分析。這種編譯方法，編譯器要將設(shè)計(jì)配置到 Altera 器件中去，編譯器根據(jù)器件特性會(huì)產(chǎn)生真正的延時(shí)時(shí)間和給器件的配置文件。用 Quartus Ⅱ進(jìn)行層次化的設(shè)計(jì)時(shí)，每個(gè)設(shè)計(jì)文件的設(shè)計(jì)輸入方式都可以有多種選擇，如原理圖輸入、 HDL 輸入或網(wǎng) 圖 Quartus Ⅱ的基本設(shè)計(jì)流程 表輸入，但要注意的是，頂層設(shè)計(jì)文件的擴(kuò)展名只能是 .bdf .tdf .vhd .vhdl .v .vlg .edif 或 .deaf 二 .設(shè)計(jì)編譯 Quartus Ⅱ提供一個(gè)編譯設(shè)置向?qū)В梢苑奖愕赝瓿伤械木幾g參數(shù)設(shè)置的功能，通過(guò)這個(gè)編譯設(shè)置向?qū)?，可以?Quartus Ⅱ自動(dòng)選擇 FPGA 器件或由用戶(hù)指定 FPGA 器件，可以選中是否運(yùn)行延時(shí)分析及是否運(yùn)行仿真等，還可以選擇要執(zhí)行編譯的類(lèi)型。下面將簡(jiǎn)單介紹一下 Quartus Ⅱ基本流程的各部分。 FPGA 開(kāi)發(fā)工具 Quartus Ⅱ 軟件設(shè)計(jì)流程 Altera 公司在推出各種系列的可編程邏輯器件的同時(shí)，也在不斷地升級(jí)其相應(yīng)的開(kāi)發(fā)軟件。 6. VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè) 計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必去管最終設(shè)計(jì)實(shí)現(xiàn)的器件是什么，就可以進(jìn)行獨(dú)立的設(shè)計(jì)。 3. 用算法或?qū)嶋H硬件結(jié)構(gòu)來(lái)定義一個(gè)元件操作的行為規(guī)范。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其它設(shè)計(jì)就可以直接調(diào)用這個(gè)完成的設(shè)計(jì)。 VHDL 還是一種與實(shí)現(xiàn)技術(shù)相獨(dú)立的語(yǔ)言，即不束縛于某一特定的模擬程序或數(shù)字裝置上，也不把設(shè)計(jì)方法 強(qiáng)加于設(shè)計(jì)者。由于用硬件描述語(yǔ)言進(jìn)行的設(shè)計(jì)可以在早期進(jìn)行驗(yàn)證，從而極大地縮短設(shè)計(jì)周期，節(jié)約設(shè)計(jì)成本。邏輯綜合工具能自動(dòng)地把設(shè)計(jì)轉(zhuǎn)換成針對(duì)某 種工藝的門(mén)級(jí)網(wǎng)表，如果出現(xiàn)了新的工藝，設(shè)計(jì)者不必重新設(shè)計(jì)電路，而只要針對(duì)新工藝，重新綜合即可。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子 設(shè)計(jì)自動(dòng)化（ EDA）工具進(jìn)行仿真，自動(dòng)綜合到門(mén)級(jí)電路，再利用 ASIC或 FPGA 實(shí)現(xiàn)其具體功能。如果三個(gè)層次的某個(gè)層次上發(fā)現(xiàn)有問(wèn)題，都應(yīng)返回上一層次，尋找并修改相應(yīng)的 錯(cuò)誤，然后再向下繼續(xù)未完的工作。此時(shí)，如果需要，可以將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。在完成編寫(xiě) RTL方式的描述程序以后，再用仿真工具對(duì) RTL方式描述的程序 進(jìn)行仿真。這一層次稱(chēng)為寄存器傳輸描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。所謂自頂向下的設(shè)計(jì)就是從系統(tǒng)總體要求出發(fā)，從上到下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 FPGA 設(shè)計(jì)流程 FPGA的電路設(shè)計(jì)是通過(guò) FPGA開(kāi)發(fā)系統(tǒng)實(shí)現(xiàn)。 Xilinx 公司是 FPGA 領(lǐng)域的老牌廠商，曾在 FPGA 領(lǐng)域占有絕對(duì)的領(lǐng)先優(yōu)勢(shì)。 (2)FPGA 的集成度遠(yuǎn)高于 CPLD。 IR主要由許多金屬線(xiàn)段構(gòu)成，這些金屬線(xiàn)段帶有可編程開(kāi)關(guān)，通過(guò) 自動(dòng)布線(xiàn)實(shí)現(xiàn)各種電路的連接。 CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類(lèi)似于 ROM。 可編程邏輯塊（ CLB） CLB是 FPGA的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元?？删幊踢壿媺K是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入