【正文】 以往大多數(shù)FPGA布線結果認為“輸入引腳doglegs”是可能。時鐘網(wǎng)和時序電路沒有遞交，因為它通常是路由通過專用FPGA的商業(yè)網(wǎng)絡中的路由。由于增加新的路徑路由的部分有一個零成本，由于這項新路徑通常相當小迷宮路由器將首先擴大它范圍，也需要相對較少的時間來添加此新波，如果整個波前擴展了能實現(xiàn)那么下一個接收器將達到的速度遠遠超過現(xiàn)在。因此，后者調(diào)用迷宮路由器的路由部分作為凈源會非常大，它將需要相當長的時間以擴大迷宮路由器波前部分到下一個接收器。波前的迷宮路由被清空，新波前擴展是從整個網(wǎng)絡布線開始發(fā)出的。一個重要的執(zhí)行細節(jié)值得一提。對使用路由資源成本的函數(shù)，其對資源的任何過度使用都會讓當前路由發(fā)生事先迭代。當溫度高于平均凈成本的一個單位時，它是不可能接受任何成本增加的調(diào)配結果的，所以我們終止了退火。而這些“本地交換“往往導致安置成本相對較小的變化，越來越多被接受的可能性增加。如表1：最后，它表明在[12，13]。減少溫度每秒移動數(shù)的10倍，例如，加快安置到10倍，并降低了大約只有10％的最終填筑質(zhì)量。接下來，我們執(zhí)行Nblocks移動（成對掉期）的邏輯塊或I / O口，并計算出不同的成本，這些Nblocks標準偏差配置。我們已經(jīng)開發(fā)出一種新的退火附表，導致非常高品質(zhì)的展示位置，并在其中給出退火參數(shù)的自動調(diào)節(jié)功能，不同的成本和電路尺寸。賈夫常數(shù)x（n）、?（n）為平均信道容量（在首部）在X和Y方向，分別比較全凈邊框和成本函數(shù)的余量，需要更多的調(diào)配路由的領域，F(xiàn)PGA具有窄渠道。對于每一個網(wǎng)，北方新宇和bby指出在其邊界框的水平和垂直跨度分別為Q（n）的因數(shù)補償。這些“clusterbased”邏輯塊類似于最近由Altera FPGA開發(fā)的工具類型。最后，VPR的內(nèi)置圖形允許交互式可視化的布局，路由可用資源和互連的可能途徑路由資源。每個路由跟蹤和建設中的每一個腳成為在這個圖中的節(jié)點，圖邊表示為允許的連接。此外，如果全球路由要執(zhí)行，你也可以指定： ?橫向和縱向通道的相對寬度之和 ?在不同區(qū)域的FPGA的渠道相對寬度。VPR投入到由一個technologymapped 網(wǎng)表和一個文本文件描述了的FPGA架構中。在第3和第4節(jié)，我們描述了布局布線法。這是公開的?jayar/軟件。1 簡介在FPGA的研究中，人們通常必須評估新結構特色的實用工具而做評估實驗。雖然常用的算法是基于已知的方法，是我們目前而言改善運行時間和質(zhì)量的幾個有效方法。我也要感謝我的母校錦城學院，是他提供了良好的學習環(huán)境和生活環(huán)境，讓我的大學生活豐富多姿，為我的人生留下精彩的一筆。這時馮老師不停的給我鼓勵，并且?guī)曳治龀绦虻腻e誤指導我去做小數(shù)乘法器的研究，從而很好的解決了程序設計中的問題。這里我致以最誠摯的謝意。我們應該一直堅持自己的原則，對學術不拋棄，對自己不放棄。但是我們必須堅持自己的設計思路，去尋找其他的解決方法比如本論文中所提到的小數(shù)乘法器?；蛘咧苯舆M行Verilog語言的編寫。4 總結與展望 設計成果總結在理論積累和重復實踐的基礎上，多種濾波器設計思路已經(jīng)相當成熟，設計出來的濾波器通過仿真概率高，仿真結果符合設計要求。找到【Simulation　Configuration Parameters】對話框，設置仿真參數(shù)如下Configuration Parameters設置完成之后運行：可以直接點擊模塊窗口中的 ，開始進行仿真。)。
X= x1+ x2+ x3。
t=(1:200)/Fs。于是，我們需求另外一種方法來解決這個問題，后來我們研究了移位算法。 end end endmodule 小數(shù)乘法器的仿真結果如下圖214所示：圖214小數(shù)乘法器仿真結果全過程可以看成：把32位的小數(shù)截取高16位左移16位，變?yōu)?6位整數(shù)相乘得到32位整數(shù)乘積后，右移32位調(diào)整無關位的位置得到32位小數(shù)，這樣就可以完成早期程序中的小數(shù)乘法功能，然后來進行設計中的FPGA數(shù)字濾波器設計的優(yōu)化。//兩數(shù)的數(shù)據(jù)位相乘 x7={x5，x6，139。 //據(jù)最高位判斷是否為負數(shù)， //若負數(shù)則把補碼轉成原碼 x4=(x2[15]==0)?x2:{x2[15]，~x2[14:0]+139。 end else/ begin x1=in_a[31:16]。 x7=3239。 x5=139。 x3=1639。 always (posedgeclk ) begin if(!rst_n )//復位時，全部寄存器變量清零 begin x1=1639。 reg[15:0] x1，x2，x3，x4。 output[0:0] x5。 inputclk，rst_n。目前，多數(shù)FPGA 上可以實現(xiàn)整數(shù)和標準邏輯矢量的乘法，但不支持浮點乘法運算， 因此使得FPGA 在數(shù)值計算、數(shù)據(jù)分析和信號處理等方面受到了限制?！到y(tǒng)無法實現(xiàn)real值得計算，于是這里需要我們用小數(shù)乘法器進行特殊單元的方案解決。 initial begin // Constants filter_in_force [0] = $realtobits(+000)。 // Function definitions function real abs_real。在Verilog的運算中實數(shù)乘法需要特殊的小數(shù)乘法器來單元來實現(xiàn)。10001110 而符號位不能變0100B={t[7]，t[7]，t[7]，t[7:3]} 之所以這么些就是為了節(jié)省資源，提高頻率以t/8使用MAC單元還有一個優(yōu)點是系數(shù)可以存成系數(shù)表，可以方便地修改，這是移位方法代替乘法運算所不及的。 mult13_8 uut15(clk，c15，xx[15]，acc16)。mult13_8 uut11(clk，c11，xx[11]，acc12)。mult13_8 uut7(clk，c7，xx[7]，acc8)。mult13_8 uut3(clk，c3，xx[3]，acc4)。 sxin[0]={x[7]，x}。i=i+1) xx[i]=sxin[i]+sxin[32i] 。 parameter c0=21， c1=8， c2= 22， c3=34， c4=6， c5=34， c6=31， c7=32， c8=87， c9=32， c10=154， c11=321， c12=217， c13=321， c14=1185， c15=1996， c16=2328。 wire[21:0] acc1，acc2，acc3，acc4，acc5，acc6，acc7，acc8，acc9，acc10，acc11，acc12，acc13，acc14，acc15，acc16，acc17。 input [7:0] x。同時，對比程序運行結果和MATLAB的計算結果（如章節(jié)開頭表格所示），可知，二者結果是一致的，其中個別數(shù)據(jù)的小誤差是由于移位取代小數(shù)乘法運算帶來的誤差。由于濾波器系數(shù)都是小數(shù)，所以我們先左移7位（即放大128倍），再用相應的移位來近似這些系數(shù)，最后經(jīng)過乘加運算得到結果，對這個結果再右移7位（即縮小128倍）即可得出正確的結果。圖211 11階FIR濾波器的抽頭系數(shù)和幅頻特性曲線可見抽頭系數(shù)是奇對稱的，即：， 。VerilogHDL 的設計者想要以 C 編程語言為基礎設計一種語言，可以使工程師比較容易學習。該語言適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。 QuartusⅡ及Verilog HDL介紹Quartus II 屬于Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。首先，使用FPGA器件修改設計方便，設計周期縮短，使系統(tǒng)的研制開發(fā)費用降低。FPGA/CPLD器件的工作速度快，一般可以達到幾百兆赫茲，遠遠大于DPS器件。基于FPGA器件的可編程性和靈活性，用它來設計一個系統(tǒng)所需時間比傳統(tǒng)方法大為縮短。用FPGA器件實現(xiàn)數(shù)字系統(tǒng)時用的芯片數(shù)量少，從而減少芯片的使用數(shù)目，減少印刷線路板面積和印刷線路板數(shù)目，最終導致系統(tǒng)規(guī)模的全面縮減。使用FPGA器件設計數(shù)字系統(tǒng)電路的主要優(yōu)點如下:使用FPGA器件，可不受標準系列器件在邏輯功能上的限制。隨著微電子技術的發(fā)展，設計師們更愿意自己設計專用集成電路芯片，并盡可能縮短設計周期，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，在使用中也能比較方便的對設計進行修改。它與電子技術、微電子技術的發(fā)展密切相關，吸收了計算機領域的大多數(shù)最新研究成果，以高性能的計算機作為工作工具，在EDA軟件平臺土，根據(jù)硬件描述語言HDL完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布線、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 FDAtool設計模板及設計結果圖 這里把上面的濾波器設計參數(shù)的總體圖給出，如圖210圖210 FIR帶通濾波器總體設計參數(shù)根據(jù)上述FIR低通數(shù)字濾波器的原理與濾波特性，我們在上面的軟件實踐中已經(jīng)掌握了設計數(shù)字濾波器的方法并且成功的使用Matlab/Simulink進行了設計和仿真。借助Matlab 信號處理工具箱中函tf2sos(Transfer function to second order section)將傳遞函數(shù)轉換為二階級聯(lián)形式。比較以上幾種類型的濾波器參數(shù)，在給定的參數(shù)要求下，采用橢圓濾波器可以獲得最佳的幅頻響應特性，具有階數(shù)低，過渡帶窄等優(yōu)點。系數(shù)轉換成二進制碼：若采用乘法器，用1位整數(shù)位，1位符號位，共22位定點二進制數(shù)進行運算，負數(shù)用補碼表示，由此將減法運算變成累加求和運算。針對一個含有5Hz、15Hz和30Hz的混和正弦波信號已知濾波器的階數(shù)n=38，beta=。Magnitude Specifications選項，可以定義幅值衰減的情況。在Specify Order中填入所要設計的濾波器的階數(shù)(N階濾波器，Specify Order＝N1)，如果選擇Minimum Order則MATLAB根據(jù)所選擇的濾波器類型自動使用最小階數(shù)。FDATool界面總共分兩大部分，一部分是Design Filter，在界面的下半部，用來設置濾波器的設計參數(shù)，另一部分則是特性區(qū)，在界面的上半部分，用來顯示濾波器的各種特性。 Matlab直接FDAtool設計方式解析FDATool(Filter Design amp。 %設計濾波器參數(shù)仿真完成之后，掌握如何去利用已有的指標去設計一個濾波器，總的來說就是四項：通過傅里葉逆變換獲得理想濾波器的單位脈沖響應hd(n)。B=wlpwls。close all。又因M=N+1，所以濾波器階數(shù)N=79。在這里我以一個例子來說明函數(shù)的選擇方式：用窗函數(shù)法設計FIR帶通濾波器。用以上的程序我們可以得到在Matlab中的許多參數(shù)和圖像，從而進一步分析我們的設計。)line([0，]，[3，3])。w/pi39。plot(w，20*log10(abs(hw)))。[N，fo，mo，W]=remezord(f，m，dev，F(xiàn)s)。Fs=2。close allfc=1/4。我們可以看出設計參數(shù)f=[1/4，5/16]，m=[1，0]。接下來我首先用程序的方式來實現(xiàn)濾波器：使用remez函數(shù)設計FIR低通濾波器設計濾波器，使逼近低通濾波特性||。圖23各種理想數(shù)字濾波器的幅度頻率響應 FIR數(shù)字濾波器的理論計算方式與參數(shù)轉換思想 在理論上掌握了FIR數(shù)字濾波器的基本原理之后，本文需要對設計思想進行一個多方位的論證和嘗試。同理我們首先建立以個目標的數(shù)字濾波器模型。相位響應的指標形式，一半是指系統(tǒng)在通頻帶中藥有線性相位。隨著軟件技術的不斷發(fā)展，Matlab軟件能給設計者帶來的數(shù)字信號處理工作已經(jīng)非常的完善和多樣了，設計者可以利用Matlab軟件進行數(shù)字濾波器的設計和仿真，而且還可以用這款軟件進行設計的優(yōu)化。在前面本文已經(jīng)討論過， FPGA的實現(xiàn)中將對各種方法進行比較，找出最優(yōu)設計方式。 FIR數(shù)字濾波器的基礎首先介紹FIR數(shù)字濾波器基本原理，在如下表格中對FIR和IIR數(shù)字濾波器進行了全面的比較：表21兩種濾波器特點比較分析FIR數(shù)字濾波器IIR數(shù)字濾波器設計方法在一般的情況下，F(xiàn)IR數(shù)字濾波器沒有設計公式。經(jīng)過一個線性卷積過程，從時域上輸入信號與濾波器的單位沖擊響應作一個卷積和。若線性系統(tǒng)僅是一個空間濾波器，則通過簡單地觀察它對沖擊的響應，我們就可以完全確定該濾波器。數(shù)字濾波器（Digital filter)是由數(shù)字乘法器、加法器和延時單元組成的一種裝置。這樣可以完成信號處理的主要技術，如中頻采樣、參數(shù)估計、自適應濾波、脈沖壓縮、自適應波束形成和旁瓣對消等。本文在FPGA元器件的基礎上，實現(xiàn)現(xiàn)代FIR數(shù)字濾波器功能。以往的模擬濾波器無法克服電壓漂移、溫度漂移和噪聲等問題，從而帶來了許多誤差和不穩(wěn)定因素。（三）設計中的