【正文】 嵌 入式系統(tǒng)和片外設(shè)備之間的串行的字符流傳輸?shù)囊环N方法。在本系統(tǒng)中需要一個 Timer IP 核，作為時間戳計時器，用來完成對采樣周期的精確計時。 JTAG UART IP 核的配置參數(shù)主要就是讀 /寫 FIFO（ First Input First Output）深度和中斷閾值。 此外， Altera 為 Nios II 處理器核提供了多種自定制指令，包括位交換、浮點(diǎn)運(yùn)算指令等，可以很方便地集成到處理器中。數(shù)據(jù)緩沖器設(shè)為 8Kbytes，指令緩沖器均設(shè)為 4Kbytes。 256 條定制指令和數(shù)量不限的硬件加速器 單獨(dú) 的指令和數(shù)據(jù)緩沖（ 512 字節(jié)至 64 Kbytes） Nios II /f 內(nèi)核具有以下一些關(guān)鍵功能特性： Nios II 處理器系列包括了三種內(nèi)核 —— 快速型（ Nios II/f）、經(jīng)濟(jì)型（ Nios II/e）和標(biāo)準(zhǔn)型（ Nios II/s）內(nèi)核，每種內(nèi)核都針對不同的性能范圍和成本而優(yōu)化。 FPGA 芯片中包含一個可由設(shè)計者定制的 Nios ‖軟核處理器，實現(xiàn) MPC 算法的 C 語言程序代碼運(yùn)行在此處理器中。進(jìn)一步的研究就是利用已經(jīng)取得的成果進(jìn)行算法實現(xiàn)，并且利用實驗開發(fā)板來實現(xiàn)控制算法，最 終在實際系統(tǒng)中驗證算法的有效性。 30 圖 A/D 轉(zhuǎn)換 的 時序仿真波形 D/A 轉(zhuǎn)換模塊： D/A 轉(zhuǎn)換是將 FPGA 輸出的數(shù)字量轉(zhuǎn)換成為模擬量輸出，使其能夠在實際系統(tǒng)中 應(yīng)用。下圖是為了驗證其功能所搭建的模塊圖： 圖 移位寄存器 搭建的模塊圖 下圖為仿真結(jié)果，從圖中明顯看出對輸入的移位。下面是對該模塊的仿真波形圖： 圖 乘法加法器 的 仿真波形圖 對結(jié)果的分析發(fā)現(xiàn)，除了在時鐘變換的地方會出現(xiàn)一些不可預(yù)料的結(jié)果外，正常的運(yùn)算結(jié)果是滿足設(shè)計要求的。 乘法加法器： 乘法加法器（ MAC）單元是指對所輸入的數(shù)據(jù)進(jìn)行乘法加法運(yùn)算。 矩陣分解 目前各種 GPC 算法中的控制增量式大多都是如下形式： )())(0,0,1( 1 rmTT YYGIGGΔ u ( t) ??? ??? () 其中 ?????????????? 1112100ggggggnn ?????G () n 為求逆階次， gi 可由預(yù)測模型計算出的參數(shù)，得： ?????????????? 1112100ggggggnn ?????nG , ??????????????? 12112100ggggggnn ?????1nG () 令待求逆矩陣為： )( nnTnn IGGP ??? , )( 1111 ???? ?? nnTnn IGGP ? () 24 其中 n 和 n1 分別為對應(yīng)矩陣的求逆階次，引入行向量： ? ?11 , gggK nnn ??? () 可得： ()則有： TnTnnnTnnnTnnnTnnnnTnnKKPKKIGGIKGKGIGGPn??????????????? ???????????????????????????????????????????????????????0000000000000000)(111111 () 上式則為矩陣的 Pn的分解公式。若 ia,1 =0,in, ib,1 =0, im, ic,1 =0, ir, 對上式遞推，可以 確定 t 時刻后 k 步的輸出 y(t+k)(k=1,2…)為： 22 （ ） 最小方差預(yù)報器 式（ ）中最后一項是 t 時刻后將來的噪聲的線性組合，去掉后可得 t 時刻的 k 步最小方差預(yù)報器： () 預(yù)測輸出 在 t 時刻以及 t 時刻以后的控制增量為零的條件下，由最小方差預(yù)報器 式子()， 預(yù)測的將來時刻的輸出定義為 ym(t+k)， 它的值可由當(dāng)前時刻的已知信息確定，則由（ ）式可得 （ ） pkitcidtubitcidtubityaktykiikkiikriikmiikniik,...,2,1,)1()()1()()1()(100,100,0,0,1,???????????????????????????????????pkidtubitcidtubityaktykiikriikmiikniik,...,2,1,)()1()()1()(100,0,0,1,???????????????????????????pkdkkidtubitcidtubityaktykiikriikmiikniikm,...,2,1),1,1m i n (,)()1()()1()(1100,0,0,1,?????????????????????????????? 23 參考軌跡 已知系統(tǒng)的時滯為 d+1,此時控制量對 y(t+1),y(t+2),………y(t+d)無控制能力，考慮這一因素，去參考軌跡為 ,...2,1,)1()1()( )()( ????????? ??? jyjdtyjdty dtydty srr mr ?? （ ） 其中 ys 為設(shè)定值， ? （ 0? 1） 為柔化系數(shù)，體現(xiàn)了輸出逼近設(shè)定值的速度。為了推導(dǎo)出將 來時刻輸出的預(yù)測值，使用 Diophantine 方程： )()(1 111 ??? ??? qFqAqE jj （ ） )1( .........)( ????? ???? jjjjjj qeqeeqE （ ） njjjjj qfqffqF ???? ???? . . . . . . . . .)( （ ） 將（ ）式兩側(cè)乘以 jj qE? ，得 )()1()( jtEjtuBEjtyAE jj ???????? ? （ ） 由（ ）式可得 21 )()()1()( jtEtyFjtuBEjty jj ???????? ? （ ） 由（ ）和（ ）可以看到，由于 )1( ??? jtuBE j 只與控制有關(guān)，而 )(tyFj只與輸出有關(guān)，（ ）式中最后一項為將來時刻的白噪聲，因此 t 時刻后 j 步輸出的最小方差預(yù)測值為 )()1()( tyFjtuBEtjty jj ?????? （ ） 得到的（ ）式即為廣義預(yù)測控制的預(yù)測模型。 CARIMA 模型能自然地把積分作用納入控制律中，因此階躍負(fù)載擾動引起的偏差將自然消除。預(yù)測控制對模型的要求不 20 同于其他傳統(tǒng)的控制方法，其他的反饋控制器一般都依賴于當(dāng)前或過去的狀態(tài)信息，而它能夠根據(jù)系統(tǒng)的歷史信息和選定的未來輸入，預(yù)測其未來輸出值，因 而可以根據(jù)實際對象的復(fù)雜程度，建立適當(dāng)?shù)念A(yù)測模型。算法共性有如下三點(diǎn)：預(yù)測模型，滾動優(yōu)化和反饋校正。 18 圖 SOPC 開 發(fā)流程簡圖 19 第 3 章 廣義預(yù)測控制算法 廣義預(yù)測控制算法保持了最小方差控制器的在線辨識，模型預(yù)測和最小方差控制等特點(diǎn)，吸收了 DMC 和 MAC 中的優(yōu)點(diǎn)，提供了在復(fù)雜的環(huán)境下有效地利用過程信息進(jìn)行優(yōu)化控制的途徑。設(shè)計者可以使用 Nios II IDE 對程序進(jìn)行編譯、鏈接，生成可執(zhí)行文件（ *.elf）。然后將生成的 SOPC 系統(tǒng)集成到 Quartus II 工程，在 Quartus II 中編譯綜合， 進(jìn)行布局布線，生成 FPGA 配置文件；最后可以使用編程工具通過下載電纜將配置文件下載到目標(biāo)板上。 SOPC 設(shè)計包括硬件和軟件兩部分，兩部分進(jìn)行協(xié)同設(shè)計，實現(xiàn)系統(tǒng)的功能。 Nios II IDE 是一個基于 Eclipse 架構(gòu)的集成開發(fā)環(huán)境，它包括一整套開發(fā)工具： GNU 開發(fā)工具，基于 GDB 的調(diào)試器，包括軟件仿真和硬件調(diào)試；提供用戶一個硬件抽象層 HAL；提供嵌入式操作系統(tǒng) Micro C/OSII 和 LwTCP/IP 協(xié)議棧的支持；提供幫助用戶快速入門的軟件模板；提供 Flash 下載支持（ Flash Programmer 和 Quartus II Programmer）。這些組件可以是從 Altera 或其他第三方合作伙伴購買來的 IP 核，它們其中一些是可以免費(fèi)下載用作評估的。它是一個革命性的系統(tǒng)級開發(fā)工具，它使得集成組件時花費(fèi)的時間最少。通過使用此綜合開發(fā)工具，設(shè)計者可以創(chuàng)建、組織和管理自己的設(shè)計。它描述了主從組件外設(shè)間的端口連接關(guān)系，以及組件間通信的時序關(guān)系。標(biāo)準(zhǔn)外設(shè)是指 Altera 公司提供的標(biāo)準(zhǔn)外圍設(shè)備庫，比如定時器、串行通信接口、 SDRAM 控制器等。這三種內(nèi)核使用共同的 32 位的指令集結(jié)構(gòu)（ ISA），并具有百分之一百的二進(jìn)制代碼兼容性。 Nios II 嵌入式軟核處理器 Nios II 系列軟核處理器是 Altera 的第二代 FPGA 嵌入式軟核處理器，其性能超過 200DMIPS，在 Altera FPGA 中實現(xiàn)僅需 35 美分。如果利用軟核嵌 13 入式系統(tǒng)處理器就能有效克服這些不利因素。Altera 公司 Excalibur 系列的 FPGA 中就植入了 ARM922T 嵌入式系統(tǒng)處理器；Xilinx 的 VirtexII Pro 系列中則植入了 IBM PowePC405 處理器。 SOPC 技術(shù)提供了一種有 12 效的解決方案，即用大規(guī)?？删幊唐骷?—— FPGA 來實現(xiàn) SoC（ System On Chip）的功能， SOPC 基于 FPGA 芯片，將處理器、存儲器、 I/O 口等系統(tǒng)設(shè)計需要的模塊集成在一起，完成整個系統(tǒng)的主要邏輯功能，具有靈活的設(shè)計方式，可裁減、可擴(kuò)充、可升級，并具備軟硬件可編程的功能。 FPGA 的基本特點(diǎn)主要有： 1) 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合適的芯片； 2) FPGA 可做其他全定制或半定制 ASIC 電路的中試樣片； 3) FPGA 有豐富的邏輯資源和大量的 I/O 引腳，能滿足不同的功能需求； 4) FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一； 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 11 FPGA 特點(diǎn) 在二十幾年的發(fā)展過程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開 發(fā)工具都在不斷的完善，日趨成熟。 3) 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有的單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸?shù)乃俣取? 圖 Xilinx 公司的 FPGA 結(jié)構(gòu)示意圖 每個單元的基本概念如下 ： 1) 基本可編程邏輯單元 基本可編程邏輯單元是可編程邏輯的主體，可以根據(jù)設(shè)計靈活地改變其內(nèi)部連接與配置，從而完成不同的邏輯功能。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。 FPGA 結(jié)構(gòu) 目前 FPGA 的生產(chǎn)廠商主要有 Xilinx、 Altera、 Actel、 Lattice、 QuickLogic。 FPGA 產(chǎn)生于 80 年代中期，是在 PAL、 GAL 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 因此，利用 FPGA 實現(xiàn)預(yù)測控制器，能滿足 新應(yīng)用對預(yù)測控