【正文】 .. 36 SPIIP 核 ............................................................................................................. 36 avalonM M Tristate 總線橋 IP 核 .................................................................... 37 UART 串口通信 ..................................................................................... 39 系統(tǒng)集成及調(diào)試 ............................................................................................... 40 第 6 章 總結(jié) .................................................................................................................. 42 VI 參考文獻(xiàn) ......................................................................................................................... 43 致 謝 ............................................................................................................................... 45 1 第 1 章 緒論 預(yù)測(cè)控制又稱為模型預(yù)測(cè)控制，它是 70 年代后期在工業(yè)過程控制領(lǐng)域中產(chǎn)生的一類新型計(jì)算機(jī)控制算法。 研究現(xiàn)狀概述 北京時(shí)間 20xx 年 12 月 30 日消息，美英兩國(guó)科學(xué)家聯(lián)合開發(fā)了一款運(yùn)算速度超快的電腦芯片 ，使當(dāng)前臺(tái)式機(jī)的運(yùn)算能力提升 20 倍。雖然速度更快，但由于新型 “ 超級(jí) ” 電腦的能耗遠(yuǎn)低于當(dāng)前電腦，所以更加環(huán)保。 通過在 FPGA芯片內(nèi)創(chuàng)建逾 1000個(gè)微電路，研究人員便將這個(gè)芯片變成了 1000個(gè)內(nèi)核的處理器 —— 每個(gè)內(nèi)核都可以遵照自己的指令工作。 范德堡韋德說： “FPGA 芯片沒有應(yīng)用于標(biāo)準(zhǔn)電腦上，原因是對(duì) FPGA 芯片編程相當(dāng)困難。 一名用戶坐在運(yùn)算速度很慢的臺(tái)式機(jī)前面，看上去一籌莫展。我認(rèn)為此類處理器會(huì)得到更廣泛的應(yīng)用，有助于 3 在今后幾年進(jìn)一步提升電腦運(yùn)算速度。 主要反映在以下幾個(gè)方面： （ 1）現(xiàn)代控制理論過份依賴于被控對(duì)象的精確數(shù)學(xué)模型，而在現(xiàn)實(shí)工業(yè)過程中，往往很難建立精確的數(shù)學(xué)模型，即使一些被控對(duì)象能夠建立起數(shù)學(xué)模型，但因其結(jié)構(gòu)十分復(fù)雜而難于設(shè)計(jì)和實(shí)現(xiàn)有效的控制； （ 2）傳統(tǒng)的最優(yōu)控制通過全局優(yōu)化以實(shí)現(xiàn)反饋控 制的計(jì)算，但是在工業(yè)現(xiàn)場(chǎng)中可能存在上千個(gè)控制變量，這樣導(dǎo)致最優(yōu)控制的計(jì)算規(guī)模很大，以至于無法實(shí)現(xiàn)； （ 3）工業(yè)實(shí)踐中往往具有很多干擾因素，很難得出確定性模型； （ 4）工業(yè)中往往需要實(shí)時(shí)控制，有時(shí)并不需要全局的優(yōu)化控制，需要當(dāng)前局部的控制決策。它利用過去和現(xiàn)在的輸入輸出狀態(tài)，根據(jù)內(nèi)部模型，預(yù)測(cè)系統(tǒng)未來的輸出狀態(tài)，具有模型預(yù)測(cè)、滾動(dòng)優(yōu)化、反饋校正等特點(diǎn)，其突出優(yōu)勢(shì)在于：由于采用了有限優(yōu)化窗口，使得優(yōu)化計(jì)算量大大減??；同時(shí)采用滾動(dòng)策略，在局部?jī)?yōu)化的基礎(chǔ)上實(shí)現(xiàn)了全局的優(yōu)化；利用反饋校正，解決了系統(tǒng)干擾等不確定問題。 預(yù)測(cè)控制在新應(yīng)用中面臨的問題 近年來，一些非工業(yè)過程領(lǐng)域，如航空、航海、汽車電子控制等對(duì)控制算法的要求越來越高，一些先進(jìn)的控制算法逐漸得到應(yīng)用。 目前預(yù)測(cè)控制主要面臨的一大挑戰(zhàn)是其復(fù)雜的優(yōu)化運(yùn)算使其無法滿足高實(shí)時(shí)性要求。 傳統(tǒng)的基于工控機(jī)的預(yù)測(cè)控制算法實(shí)現(xiàn)方案顯然無法滿足高實(shí)時(shí)性、微型化、高可靠性和低成本的要求。對(duì)于基于 FPGA 硬件實(shí)現(xiàn)預(yù)測(cè)控制器，可以采用兩種方案：一是整個(gè)預(yù)測(cè)控制器都由 FPGA 芯片實(shí)現(xiàn)，編寫實(shí)現(xiàn)預(yù)測(cè)控制算法的 HDL 代碼。此方案利用 Nios II 處理器來實(shí)現(xiàn) MPC 算法，整個(gè)算法的 C/C++程序 運(yùn)行在 Nios II 處理器上。 6 利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制器可以解決以下一些問題： 1) 高性能及高實(shí)時(shí)性：由于 FPGA 芯片內(nèi)部是通過上百萬門邏輯單元完成硬件實(shí)現(xiàn)，并且具有很強(qiáng)的并行處理能力，它的運(yùn)算速度比基于傳統(tǒng)的單片機(jī)和其他通用的嵌入式處理器的軟件實(shí)現(xiàn)方案要快，具有很高的性能。 3) 高可靠性及低成本： FPGA 芯片在出廠之前都做過 100%的嚴(yán)格測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)的 費(fèi)用。這種現(xiàn)場(chǎng)可編程性給產(chǎn)品的快速開發(fā)及產(chǎn)品的升級(jí)帶來了極大的靈活性。 8 第 2 章 基礎(chǔ)知識(shí) 基于 FPGA 的預(yù)測(cè)控制器實(shí)現(xiàn)涉及到預(yù)測(cè)控制和 FPGA/SOPC 開發(fā)技術(shù)等多方面的內(nèi)容，因此本章主要介紹關(guān)于預(yù)測(cè)控制和 FPGA/SOPC 開發(fā)的一些重要基礎(chǔ)知識(shí)和關(guān)鍵技術(shù)。它具有集成度高、研制時(shí)間短、體積小、保密性強(qiáng)、可靠性高及設(shè)計(jì)靈活等優(yōu)點(diǎn)。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互連資源。不同廠家或不同型號(hào)的 FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在一定的差異。 2) 可編程輸入 /輸出單元 輸入 /輸出（ Input/Output）單元簡(jiǎn)稱 I/O 單元，它們是芯片與外界電路的接口部分完成不同電氣特性下對(duì)輸入 /輸出信號(hào)的驅(qū)動(dòng)與匹配需求。 4) 底層嵌入功能單元 底層嵌入功能單元這里指的是那些通用程度較高的嵌入式功能模塊，比如硬件乘法器、 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP 等。 FPGA 結(jié)合了微電子技術(shù)、電路技術(shù)、 EDA 技術(shù)，使設(shè)計(jì)者可以集中精力進(jìn)行所需邏輯功能的設(shè)計(jì)，縮短設(shè)計(jì)周期，提高設(shè)計(jì)質(zhì)量。 FPGA 的品種和型號(hào)很多，主要有 Xilinx 的 Virtex、 Spartan 系列、 Altera 公司的 Stratix、 Cyclone 系列等。 SOPC 技術(shù)的實(shí)現(xiàn)方式一般分為三種： （ 1）基于 FPGA 嵌入 IP（ Intellectual Property）硬核的 SOPC 系統(tǒng)。 （ 2）基于 FPGA 嵌 入 IP 軟核的 SOPC 系統(tǒng)。 （ 3）基于 HardCopy 技術(shù)的 SOPC 系統(tǒng)。 Nios II 嵌 入式處理器是一款通用的 RISC 結(jié)構(gòu)的 CPU，它定位于廣泛的嵌入式應(yīng)用。設(shè)計(jì)者能夠用 SOPC Builder 系統(tǒng)開發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加 Nios II 處理器的數(shù)量，可以輕松的將 Nios II 處理器嵌入到他們的系統(tǒng)中。標(biāo)準(zhǔn)外設(shè)和定制外設(shè)與 Nios II 處理器核通過與 Avalon Switch Fabric 連接進(jìn)行通信。 FPGA/SOPC 開發(fā)工具 FPGA 的領(lǐng)導(dǎo)廠商 Altera 公司提供了一套完整的 FPGA/SOPC 開發(fā)工具，包括 Quartus II 設(shè)計(jì)軟件、 SOPC Builder 系統(tǒng)開發(fā)工具、 Mode1SimAltera 仿真軟件、 Nios II IDE（ Integrated Development Environment，集成開發(fā)環(huán)境）和 SingalTap II 嵌入式邏輯分析儀。采用 Quartus II 軟件，可以在 Altera 器件中完成從設(shè) 計(jì)、綜合、仿真到布局布線、測(cè)試的整個(gè)過程，并可以輕松設(shè)計(jì)、優(yōu)化并驗(yàn)證 SOPC 設(shè)計(jì)。 SOPC Builder 提供了一個(gè)強(qiáng)大的平臺(tái)，用于組建一個(gè)在模塊級(jí)和組件級(jí)定義的系統(tǒng)。當(dāng)設(shè)計(jì)完畢時(shí)，還可以借助 ModelSimAltera 仿真軟件進(jìn)行仿真， SOPC Builder 為仿真系統(tǒng)自生成 VHDL 和 Verilog 仿真模型。 FPGA/SOPC 開發(fā)流程 完整的 FPGA 設(shè)計(jì)流程包括設(shè)計(jì)輸入、功能仿真、綜合、綜合后仿真、布局布線、布線后仿真與驗(yàn)證和板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟。 在進(jìn)行 SOPC 開發(fā)之前，首先必須分析系統(tǒng)需求，如應(yīng)用系統(tǒng)需求的計(jì)算性能、需要的帶寬和吞吐量、需求的接口類型等。使用 SOPC Builder 生成系統(tǒng)后，可以直接使用 Nios II IDE 開始設(shè)計(jì) C/C++應(yīng)用程序代碼。 硬件和軟件設(shè)計(jì)調(diào)試完成后，則需要使用編程工具（ Flash Programmer 和 Quartus II Programmer）將配置文件下載到 FPGA 的配置芯片或 Flash 存儲(chǔ)器，并將可執(zhí)行文件（ *.elf）編程到 Flash 中。 預(yù)測(cè)控制的特點(diǎn) 預(yù)測(cè)控制是屬于一種基于模型的控制算法。 圖 預(yù)測(cè)控制的 原理結(jié)構(gòu)圖 預(yù)測(cè)模型 預(yù)測(cè)控制的模型稱為預(yù)測(cè)模型。此外，非線性系統(tǒng)，分布參數(shù)系統(tǒng)的模型，連續(xù)的或離散的，確定性的或隨機(jī)性的模型只要具備上述功能，也可以作為預(yù)測(cè)模型使用。 )(ty , )(tu 分別表示被控對(duì)象的輸入和輸出。接下來介紹一種基于遞推算法的改進(jìn)的預(yù)測(cè)控制算法，它不受 )( 1?qC 多項(xiàng)式穩(wěn)定的限制，且不需求解Diophantine 方程?？刂坡手械木仃?G 有如下特性：矩陣是下三角矩陣；各對(duì)角線上的元素是相同的。因此，在研究利用 FPGA 實(shí)現(xiàn)預(yù)測(cè)控制算法時(shí)發(fā)現(xiàn)，遞推算法的預(yù)算中大多是進(jìn)行矩陣的乘法和加法運(yùn)算。下圖為搭建框圖： 圖 乘法加法器的 框圖 27 首先對(duì)輸入數(shù)據(jù)在時(shí)鐘沿到來時(shí)進(jìn)行存儲(chǔ)，然后在下一個(gè)時(shí)鐘沿到來時(shí)在再進(jìn)行計(jì)算，這樣可以防止競(jìng)爭(zhēng)冒險(xiǎn)和毛刺的出現(xiàn)，圖中所采用的各模塊都是利用軟件提供的封裝器件搭建而成。在此利用硬件描述語言來編 28 寫其程序，實(shí)現(xiàn)其功能。 29 圖 A/D 轉(zhuǎn)換電路 下圖中的模塊是將 A/D 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗(yàn)證其正確性搭建了如下模塊。 31 圖 D/A 轉(zhuǎn)換 模塊 這是時(shí)序仿真波形，經(jīng)過驗(yàn)證此模塊的程序能夠?qū)崿F(xiàn)預(yù)想功能。 方案中， FPGA 芯片中嵌入了一個(gè)軟核處理器 Nios ‖處理器。系統(tǒng)結(jié)構(gòu)如圖 33 圖 系統(tǒng)結(jié)構(gòu)圖 下面簡(jiǎn)要介紹本系統(tǒng)中 Nios II 處理器內(nèi)核和標(biāo)準(zhǔn)組件的配置。由于本系統(tǒng)的主要設(shè)計(jì)目標(biāo)是滿足高實(shí)時(shí)性，所以選擇快速型 Nios II/f 內(nèi)核，以獲得最強(qiáng)的處理器性能。 存儲(chǔ)器保護(hù)單元（ MPU） 單周期硬件乘法和桶形移位寄存器 可選 JTAG 調(diào)試模塊增強(qiáng)功能，包括硬件斷點(diǎn)、數(shù)據(jù)觸發(fā)器和實(shí)時(shí)跟蹤。根據(jù)不同的調(diào)試等級(jí)，可以對(duì) JTAG Debug 模塊進(jìn)行不同的配置。 35 JTAG UART IP 核 JTAG UART 模塊 主要是用于系統(tǒng)調(diào)試。在系統(tǒng)軟硬件調(diào)試完畢后，也可以將 JTAG UART IP 核去除以節(jié)省資源。 Timeout 周期設(shè)為默認(rèn)值，在“ Hardware Options”中選中“ Writable period”、“ Readable snapshot”和“ Start/Stopcontrol bits”，從而可以在程序中通過 HAL API 對(duì)定時(shí)器的周期和啟停進(jìn)行控制，并能對(duì)當(dāng)前的計(jì)數(shù)值進(jìn)行讀取。在本系統(tǒng)中， Nios II 處理器使用一個(gè) UART 與 DSPACE 實(shí)時(shí)仿真系統(tǒng)通信，進(jìn)行實(shí)時(shí)仿真。本系統(tǒng)由于不需要用 UART 實(shí)現(xiàn)數(shù)據(jù)流操作，所以關(guān)閉數(shù)據(jù)流功能。當(dāng)被配置為一個(gè)主設(shè)備時(shí)， SPI 最多能控制 16 獨(dú)立的 SPI 從設(shè)備。所以任何 Avalon 總線主設(shè)備訪問任何片外三態(tài)芯片（如 SRAM 存儲(chǔ)器、 FLASH 存儲(chǔ)器）都需要 AvalonMM Tristate 總線橋。 SDRAM controller IP 核需要設(shè)置的參數(shù)比較多，但可以采用預(yù)制模式。在 Nios II 處理器中， SDRAM controller IP 核為 FPGA 片外 SDRAM 提供一個(gè) Avalon 接口，使設(shè)計(jì)者在 FPGA 中創(chuàng)建一個(gè)方便與 SDRAM 芯片連接的定制系統(tǒng)，實(shí)現(xiàn) Avalon 總線主設(shè)備向 SDRAM 的讀 /寫功能。 本系統(tǒng)中， SPI 設(shè)置為主設(shè)備，其他設(shè)置采用默認(rèn)值。 SPI IP 核實(shí)現(xiàn) SPI 協(xié)議并提供 Avalon 接口。 UART IP 核的配置相對(duì)比較簡(jiǎn)單，主要是波特率和數(shù)據(jù)格式。 36 UART IP 核 UART（ Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器）內(nèi)核實(shí)現(xiàn)了 Altera FPGA 片上的