【正文】 controller IP 核 如果系統(tǒng)的程序代碼和數(shù)據(jù)需要的存儲容量比較大，則通常需要片外存儲器，如 SDRAM 存儲器。 SPIIP核 SPI 是一個嵌入式系統(tǒng)常用的工業(yè)標(biāo)準(zhǔn)串行協(xié)議，用來連接微處理器與多個片外傳感器、轉(zhuǎn)換器、存儲器和控制設(shè)備。當(dāng)定時器計數(shù)到設(shè)定周期數(shù)時，處理器產(chǎn)生定時中斷，處理器進(jìn)行中斷處理。 JTAG UART IP 核通過 Avalon 總線和 JTAGDebug 模塊相連接，利用 JTAG 連接實現(xiàn)一個 UART 的功能，在調(diào)試過程中可以將信息通過它顯示在終端上，也可以輸入調(diào)試命令通過它控制整個系統(tǒng)。 本文配置的 Nios II/f 核大約需要使用 14001800 個邏輯單元， 3 個 M4K 片內(nèi)存儲器。 高級異常支持 Nios II 處理器內(nèi)核 Nios II 處理器內(nèi)核是 Nios II 處理器的核心，內(nèi)核實現(xiàn)了處理器的最基本和最關(guān)鍵的功能，如運(yùn)算器、存儲管理、指令系統(tǒng)等。 圖 D/A 轉(zhuǎn)換 的 時序仿真波形 在 FPGA 中實現(xiàn)預(yù)測控制算法必然用到上述的模塊，所以研究上述模塊的功能是不可避免的。并且將其封裝成 IP 模塊，以便在以后編寫主程序是使用。這也就為利用 FPGA 實現(xiàn)預(yù)測控制算法的可行性提供了依據(jù)，下面就在算法中主要運(yùn)用的單元進(jìn)行介紹。 預(yù)測模型 考慮如下的 CARIMA 模型 ??? ????? /)()()()()()( 11)1(1 tqCtuqBqtyqA d ? () 其展開形式為： ?????? ???????????ri imi ini i itcidtubityaty 0 ,10 ,11 ,1 )1()()1()1( ? () 其中 )(ty ， )(tu ， )(t? 分別為系統(tǒng)的輸出、控制量和白噪聲， n, m, r 分別為對應(yīng)的多項式的階次， d+1 為系統(tǒng)的純滯后。 CARIMA 模型具有以下特點：（ 1）非平穩(wěn)擾動（ 2）可保證系統(tǒng)輸出穩(wěn)態(tài)誤差為0。其機(jī)理可描述為：在每一采樣時刻，根據(jù)當(dāng)前測量信息，求解一個有限時域開環(huán)最優(yōu)控制問題，并將得到的控制序列的第一個元素作用到被控制 對象上直至下一個采樣周期，在下一時刻重復(fù)上述過程。 Altera 提供了 Nios II CPU 外設(shè)驅(qū)動程序和硬件抽象層（ HAL），使用戶能夠快速編寫與低層硬件細(xì)節(jié)無關(guān)的 17 Nios II 程序，除了應(yīng)用代碼，設(shè)計者還可以在 Nios II IDE 工程中設(shè)計和重新使用定制庫?；? FPGA 的 SOPC 設(shè)計總體上也遵循上述的開發(fā)流程，同時也具有一定的特殊性。 SOPC Builder 的組件庫包含了從簡單的固定邏輯的功能塊到復(fù)雜的、參數(shù)化的、可以動態(tài)生成的子系統(tǒng) 等一系列的組件。 Quartus II 軟件是 Altera 公司的綜合開發(fā)工具，它集成了 Altera 的 FPGA/CPLD 開發(fā)流程中所涉及的所有工具和第三方軟件接口。 Nios II 處理器系統(tǒng)中包含兩類可以在 FPGA 中實現(xiàn)的外設(shè)：標(biāo)準(zhǔn)外設(shè)和定制外設(shè)。 HardCopy 就是利用原有的 FPGA 開發(fā)工具，將成功實現(xiàn)于 FPGA 器件上的 SOPC 系統(tǒng)通過特定的技術(shù)直接向 ASIC 轉(zhuǎn)化， 從而克服傳統(tǒng) ASIC 設(shè)計中普遍存在的問題。目前最常用的嵌入式系統(tǒng)大多采用了含有 ARM 的 32 位 IP 處理器核的器件。與專用集成電路 ASIC 相比， FPGA 具有靈活性高、設(shè)計周期短、成本低、風(fēng)險小等優(yōu)勢，因而得到了廣泛應(yīng)用，各項相關(guān)技術(shù)也迅速發(fā)展起來，F(xiàn)PGA 目前已 經(jīng)成為數(shù)字系統(tǒng)設(shè)計的重要硬件基礎(chǔ)。為了使 FPGA 有更靈活的應(yīng)用，目前大多 數(shù) FPGA 的 I/O 單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可以適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入 /輸出塊完成 9 芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi) 部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入 /輸出塊連接起來，構(gòu)成特定功能的電路。 FPGA 技術(shù) FPGA 是由可配置（或者可編程）邏輯塊組成的數(shù)字集成電路，用戶可根據(jù)功能需求對其進(jìn)行重新配置，以實現(xiàn)用戶的功能。而且 FPGA 在軍事及航空航天領(lǐng)域的廣泛應(yīng)用證實了其高可靠性。 Nios II 處理器是可定制的，并且可以通過自定制指令和硬件加速器來提高算法的運(yùn)算速度，提升系統(tǒng)性能。因此，為滿足新的應(yīng)用領(lǐng)域的要求，需要尋求新的方法加快預(yù)測控制算法的在線求解速度，提高其控制器的實時性。由于預(yù)測控制具有在不確定環(huán)境下進(jìn)行優(yōu)化控制的共性機(jī)理，使其應(yīng)用也逐漸跨越工業(yè)過程，延伸到航空、機(jī)電、環(huán)境、網(wǎng)絡(luò)、交通等眾 多領(lǐng)域，已成功應(yīng)用于航海、航空、道路運(yùn)輸以及一些微型設(shè)備中。因此，很多學(xué)者開始打破傳統(tǒng)控制思想和體系框架的束縛，試圖面向工業(yè)過程的具體特點，尋找對模型要求低、在線計算方便、綜合效果好的控制算法。在測試中， FPGA芯片每秒能處理 5GB 的數(shù)據(jù)，處理速度大概相當(dāng)于當(dāng)前臺式機(jī)的 20 倍 范德堡韋德博士說： “ 這只是初期概念驗證研究，我們試圖展示對 FPGA 編程的便捷 方式，令其超高速處理的潛力可以更為廣泛地應(yīng)用于未來的運(yùn)算器和電子設(shè)備上。在測試中， FPGA 芯片每秒能處理 5GB 的數(shù)據(jù)，處理速度大概相當(dāng)于當(dāng)前臺式機(jī)的 20 倍。 當(dāng)前的個人電腦使用雙核、 4 核、 16 核處理器來執(zhí)行各項任務(wù)。 FPGA。針對基于 FPGA硬件實現(xiàn)的特點介紹了求解預(yù)測控制中逆矩陣的遞推算法，設(shè)計出了預(yù)測控制的處理器陣列結(jié)構(gòu) .在設(shè)計中采用層次化，模塊化的思想，將整個算法劃分成多個功能模塊，畫出了各模塊的流程圖。包括系統(tǒng)的總體結(jié)構(gòu)設(shè)計，基本的處理器單元的設(shè)計，遞推求逆算法的處理器陣列設(shè)計，輸出預(yù)測的處理器陣列設(shè)計，控制增量的計算，參數(shù)辨識等。Processor arrays。如今，美英研究人員開發(fā)的中央處理器 (CPU)將 1000 個內(nèi)核有效集成于一個芯片上。這項研究由英國格拉斯哥大學(xué)的韋姆 雖然現(xiàn)有許多技術(shù)充分使用 FPGA 芯片，如等離子電視、液晶電視和電腦網(wǎng)絡(luò)路由器，但它們在標(biāo)準(zhǔn)臺式機(jī)上的應(yīng)用卻十分有限。正是在這種背景下， Richalet 等人于 20 世紀(jì) 70 年代末提出了預(yù)測控制。新的應(yīng)用領(lǐng)域?qū)刂破魈岢隽诵碌囊?，如高實時性、微型化、高可靠性和低成本等。 FPGA 實現(xiàn)預(yù)測控制器的優(yōu)勢 作為專用集成電路領(lǐng)域中的一種新型的半定制電路， FPGA 的出現(xiàn)，既解決了專用定制電路（ ASIC）的不足，又克服了原有可編程器件門電路數(shù)有限、無法實現(xiàn)復(fù)雜功能的缺點。這種方案實現(xiàn)的系統(tǒng)具有很高的性能，而且開發(fā)周期短，開發(fā)難度相對較小。同時，隨著半導(dǎo)體技術(shù)的發(fā)展， FPGA 的成本一直在不斷降低，完全可以滿足系統(tǒng)對低成本的要求。 FPGA 產(chǎn)生于 80 年代中期，是在 PAL、 GAL 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。 3) 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有的單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸?shù)乃俣取?FPGA 的基本特點主要有： 1) 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合適的芯片； 2) FPGA 可做其他全定制或半定制 ASIC 電路的中試樣片； 3) FPGA 有豐富的邏輯資源和大量的 I/O 引腳，能滿足不同的功能需求； 4) FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一； 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。Altera 公司 Excalibur 系列的 FPGA 中就植入了 ARM922T 嵌入式系統(tǒng)處理器；Xilinx 的 VirtexII Pro 系列中則植入了 IBM PowePC405 處理器。 Nios II 嵌入式軟核處理器 Nios II 系列軟核處理器是 Altera 的第二代 FPGA 嵌入式軟核處理器，其性能超過 200DMIPS，在 Altera FPGA 中實現(xiàn)僅需 35 美分。標(biāo)準(zhǔn)外設(shè)是指 Altera 公司提供的標(biāo)準(zhǔn)外圍設(shè)備庫，比如定時器、串行通信接口、 SDRAM 控制器等。通過使用此綜合開發(fā)工具，設(shè)計者可以創(chuàng)建、組織和管理自己的設(shè)計。這些組件可以是從 Altera 或其他第三方合作伙伴購買來的 IP 核，它們其中一些是可以免費(fèi)下載用作評估的。 SOPC 設(shè)計包括硬件和軟件兩部分，兩部分進(jìn)行協(xié)同設(shè)計，實現(xiàn)系統(tǒng)的功能。設(shè)計者可以使用 Nios II IDE 對程序進(jìn)行編譯、鏈接，生成可執(zhí)行文件（ *.elf）。算法共性有如下三點：預(yù)測模型，滾動優(yōu)化和反饋校正。 CARIMA 模型能自然地把積分作用納入控制律中，因此階躍負(fù)載擾動引起的偏差將自然消除。若 ia,1 =0,in, ib,1 =0, im, ic,1 =0, ir, 對上式遞推，可以 確定 t 時刻后 k 步的輸出 y(t+k)(k=1,2…)為： 22 （ ） 最小方差預(yù)報器 式（ ）中最后一項是 t 時刻后將來的噪聲的線性組合，去掉后可得 t 時刻的 k 步最小方差預(yù)報器： () 預(yù)測輸出 在 t 時刻以及 t 時刻以后的控制增量為零的條件下，由最小方差預(yù)報器 式子()， 預(yù)測的將來時刻的輸出定義為 ym(t+k)， 它的值可由當(dāng)前時刻的已知信息確定，則由（ ）式可得 （ ） pkitcidtubitcidtubityaktykiikkiikriikmiikniik,...,2,1,)1()()1()()1()(100,100,0,0,1,???????????????????????????????????pkidtubitcidtubityaktykiikriikmiikniik,...,2,1,)()1()()1()(100,0,0,1,???????????????????????????pkdkkidtubitcidtubityaktykiikriikmiikniikm,...,2,1),1,1m i n (,)()1()()1()(1100,0,0,1,?????????????????????????????? 23 參考軌跡 已知系統(tǒng)的時滯為 d+1,此時控制量對 y(t+1),y(t+2),………y(t+d)無控制能力，考慮這一因素，去參考軌跡為 ,...2,1,)1()1()( )()( ????????? ??? jyjdtyjdty dtydty srr mr ?? （ ） 其中 ys 為設(shè)定值， ? （ 0? 1） 為柔化系數(shù)，體現(xiàn)了輸出逼近設(shè)定值的速度。 乘法加法器： 乘法加法器（ MAC）單元是指對所輸入的數(shù)據(jù)進(jìn)行乘法加法運(yùn)算。下圖是為了驗證其功能所搭建的模塊圖： 圖 移位寄存器 搭建的模塊圖 下圖為仿真結(jié)果，從圖中明顯看出對輸入的移位。進(jìn)一步的研究就是利用已經(jīng)取得的成果進(jìn)行算法實現(xiàn)，并且利用實驗開發(fā)板來實現(xiàn)控制算法，最 終在實際系統(tǒng)中驗證算法的有效性。 Nios II 處理器系列包括了三種內(nèi)核 —— 快速型（ Nios II/f）、經(jīng)濟(jì)型（ Nios II/e）和標(biāo)準(zhǔn)型（ Nios II/s）內(nèi)核，每種內(nèi)核都針對不同的性能范圍和成本而優(yōu)化。 單獨(dú) 的指令和數(shù)據(jù)緩沖（ 512 字節(jié)至 64 Kbytes） 數(shù)據(jù)緩沖器設(shè)為 8Kbytes，指令緩沖器均設(shè)為 4Kbytes。 JTAG UART IP 核的配置參數(shù)主要就是讀 /寫 FIFO（ First Input First Output）深度和中斷閾值。 36 UART IP 核 UART（ Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器）內(nèi)核實現(xiàn)了 Altera FPGA 片上的嵌 入式系統(tǒng)和片外設(shè)備之間的串行的字符流傳輸?shù)囊?