【正文】 reg[3:0] num10,num11,num12,num13,num14,num15。d0。d16。 839。b00100010:key2[5:0]=639。d3。 endcase end always (negedge clksy) begin case({~y[3:0],~x[3:0]}) 839。 839。b01000001:key1[5:0]=639。d6。 839。b00010001:key1[5:0]=639。 clkss=~clkss。 end always (negedge clk66MHz) if(count3[7:0]==839。d131) begin count2[7:0]=839。d0。 reg clk,clkss,clksy。 黃 老師多次詢問研究進(jìn)程，并為我指點迷津，幫助我開拓研究思路，精心點撥、熱忱鼓勵。 解決辦法：定義一個 4 位寄存器，寄存器的值在主程序接收到鍵值時改變，如下所示： reg[3:0] key1。 圖 46 閃爍仿真 3）移位仿真，如圖 47。如將各寄存器分頻比改為原值，能得到與程序設(shè)計所需要頻率一致的結(jié)果。d131)→if(count2[7:0]==839。 assign hour[3:0]=ss4?(clkss?sum[19:16]:439。 end assign sec[3:0]=ss0?(clkss?sum[3:0]:439。 4:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 end end always (posedge clkss) begin if(sel) begin case(flag1) //判定是否為修改狀態(tài) 0:{ss0,ss1,ss2,ss3,ss4,ss5}=639。d23) sum[23:16]=839。d10) sum[19:16]=439。d0。d10) sum[15:12]=439。 cinsec=0。d9) begin sum[3:0]=439。d10) sum[3:0]=439。 //否則 flag 加 1 end end always(posedge clkss) //這段語句將 5Hz 信號分頻成為 1Hz時鐘信號 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 16 begin if(sumsec[2:0]==339。 //如果為 Sel鍵 將在修改 /確認(rèn)間切換 else if(key==639。 wire[7:0] sec,min,hour。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 14 圖 33 頂層模塊設(shè)計流程圖 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 15 在計時狀態(tài)，程序?qū)⒅鹈雽γ刖彺婕?1， 判斷：若秒低位為 9，則秒低位清零，秒高位加一； 判斷：若秒高位為 5，則秒高位清零，分低位加一； 判斷：若分低位為 9，則分低位清零，分高位加一； 判斷：若分高位為 5，則分高位清零，時低位加一； 判斷：若時低位為 9，則時低位清零，時高位加一； 判斷：若時高低位為 23，則時清零。d9:{a,b,c,d,e,f,g}=739。b1011111。 //顯示數(shù)字 3 439。d1:{a,b,c,d,e,f,g}=739。D4=1。D0=1。 always(posedge clksy) begin {D0,D1,D2,D3,D4,D5}=639。 程序如下 ： module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。d0。d16。 //鍵位 8 839。b00100010:key2[5:0]=639。d3。 //輸出結(jié)果寄存在 key1 endcase end always (negedge clksy) //第二次判定 begin case({~y[3:0],~x[3:0]}) 839。 839。b01000001:key1[5:0]=639。d6。 839。b00010001:key1[5:0]=639。示意圖如下： 圖 32 去抖示意圖 圖示為兩次按鍵，第一次按鍵時間極短，可視為一次抖動，第二次為正常按鍵（時間較長，可以 是 多個 CLK 周期，圖示只列出 1 個周期），現(xiàn)分析如下： 圖示 1 處：讀取 key1 為低；圖示 2 處：讀取 key2 為高；結(jié)果： key 為 0，判定無按鍵。//若進(jìn)位信號 2 為 1 則加 1，為 0 則不變 always (posedge clk66MHz) if(count4[5:0]==639。 //產(chǎn)生進(jìn)位信號 2 end else begin count2[7:0]=count2[7:0]+cin1。 cin1=139。 reg cin1,cin2。 根據(jù)以上思路， Verilog HDL 程序如下： module clkfs(clk,clkss,clksy,clk66MHz)。 在數(shù)字邏輯電路設(shè)計中，分頻器是一種基本電路。 2）鍵盤譯碼模塊 設(shè)計思路：定義 1 位寄存器 sel，每當(dāng)檢測到 sel 信號則自加 1，當(dāng) sel 為 1 時進(jìn)入修改狀態(tài)，為 0 則為時鐘狀態(tài)。 1） 驅(qū)動方式：直接驅(qū)動方式，直接對數(shù)碼管相應(yīng)的字段給出驅(qū)動電平，以顯示字形，其真值表如表 21 所示： 表 21 LED 真值表 a b c d e f g 輸出 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 2 1 1 1 1 0 0 1 3 0 1 1 0 0 1 1 4 1 0 1 1 0 1 1 5 1 0 1 1 1 1 1 6 1 1 1 0 0 0 0 7 1 1 1 1 1 1 1 8 1 1 1 1 0 1 1 9 2）動態(tài)掃描顯示 動態(tài)掃描的 FPGA 實現(xiàn)可以采用將所有數(shù)碼管的相同字段并聯(lián)，由 FPGA 芯片的輸出信號 a,b,c,d,e,f,g 直接驅(qū)動相應(yīng)字段，由軟件編程產(chǎn)生片選信號 MS1，MS2， …,MS6 循環(huán)選中 6 個數(shù)碼管。鍵盤部分提供一種掃描的工作方式，能對鍵盤不斷掃描、自動消抖、自動識別按下的鍵，并給出編碼，能對雙鍵或 n 個鍵同時按下的情況實行保護(hù)。東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 4 第二章 系統(tǒng)方案設(shè)計 設(shè)計要求： 行列式鍵盤 電路 包括：時鐘產(chǎn)生電路，掃描電路、按鍵標(biāo)志產(chǎn)生電路和鍵盤譯碼器； LED 顯示電路設(shè)計包括：時鐘發(fā)生器、掃描信號發(fā)生器、顯示緩存器、七段譯碼器、小數(shù)點產(chǎn)生模塊和閃爍模塊； 鍵盤與 LED 顯示電路配合，完成數(shù)據(jù)修改，移位，滅零和小數(shù)點移動等功能。 設(shè)計軟件介紹 本設(shè)計使用 Altera 公司的 Quartus II 軟件，版本為 。 顯示資源包括 6位共陰七段數(shù)碼管， 8位 LED（綠 色）， 1片 1602LCD顯示屏。另外 FA130 隨板 DVDROM 中還包括 的開發(fā)實例，在學(xué)習(xí) FPGA開發(fā)、 51 單片機(jī)開發(fā)的同時還可以學(xué)習(xí)到 開發(fā)環(huán)境中 C程序的開發(fā)， 和 C也是 系統(tǒng)上主要的開發(fā)環(huán)境和編程語言。 本設(shè)計完全采用 Verilog HDL 語言完成，此程序通過下載到 FPGA 芯片后 ,可應(yīng)用于實際的數(shù)字鐘顯示中。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 Abstract ABSTRACT FPGA programmable logic devices, as the mainstream of hardware, in recent years, more and more extensive applications in modern science and technology plays a vital role and status. Its peripheral circuit chip with the outside world as one of input is very valuable in research. FPGA devices are constantly adding new modules, more powerful, FPGAbased response to the peripheral circuit is also the situation escalated. The determinant of the design of an integrated keyboard, LED display, integrated clock, application Verilog HDL language to achieve the following functions: time functions, including the time when minutes and seconds。 畢業(yè)設(shè)計（論文 ） 題 目： 基于 FPGA 的通用外設(shè)電路設(shè)計 英文題目： Design of Universal Peripheral Circuit Based on FPGA 東華理工大學(xué)畢業(yè)（設(shè)計）論文 摘 要 摘 要 FPGA 器件作為可編程邏輯主流硬件，近年來，應(yīng)用越來越廣泛，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。 school functions: every minute of time to manually adjust the calibration time。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 1 章 系統(tǒng)硬件及設(shè)計軟件介紹 2 第一章 系統(tǒng)硬件及設(shè)計軟件介紹 開發(fā)板介紹 本設(shè)計需要的硬件資源主要有： 六位七段數(shù)碼管 4*4 行列式鍵盤 經(jīng)過仔細(xì)篩選，最終選定 聯(lián)華眾科 FPGA 開發(fā)板 FA130。 圖 11 FA130 開發(fā)板 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 1 章 系統(tǒng)硬件及設(shè)計軟件介紹 3 聯(lián)華眾科 FPGA開發(fā)板 FA130具有豐富的板載資源。 鍵盤資源包括 4*4按鍵陣列， 4個獨立按鍵，其中 4個獨立按鍵可以作為單片機(jī)的中斷源使用。 Altera Quartus II 設(shè)計軟件是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計流程的設(shè)計工具。 總設(shè)計方案 根據(jù)課題要求，本設(shè)計主要由三 個模塊完成， 1） 輸入：行列式鍵盤，具備 09 十個數(shù)字鍵及數(shù)據(jù)修改 /確認(rèn)，左移位鍵，右移位鍵三個功能鍵。 本設(shè)計需要實現(xiàn)數(shù)據(jù)修改，移位，所以除了 09 數(shù)字鍵盤以外，還至少需要左右移位鍵及修改 /確認(rèn)三個功能鍵，如圖 23 所示 。數(shù)碼管顯示的字形由表 22 決定。 3）數(shù)據(jù)移位模塊 設(shè)計思路：定義 3 位寄存器 flag，當(dāng) flag 不為 0 時，每當(dāng)檢測到 “←” 信號時， flag自減 1，當(dāng) flag 不為 5 時，每當(dāng)檢測到 “→” 信號， flag 自加 1。通常用來對某個給定頻率進(jìn)行分頻，以得到所需的頻率。 input clk66MHz。 always (posedge clk66MHz) if(count1[9:0]==1039。d0。//若進(jìn)位信號 1 為 1 則加 1，為 0 則不變 cin2=139。d49) begin count4[5:0]=639。 圖示 1 處：讀取 key1 為低；圖示 2 處：讀取 key2 為低；結(jié)果： key 為對應(yīng)鍵位值，判定有按鍵。d1。b00011000:key1[5:0]=639。 839。d9。b01001000:key1[5:0]=639。b00010001:key2[5:0]=639。 //鍵位 3 839。d6。b01000001:key2[5:0]=639。 //鍵位 ← 839。 //輸出結(jié)果寄存在 key2 endcase 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 12 end assign key=(key1==key2)?key1:639。 input clksy。b000000。end 1:b