【正文】 end process。signal temp : std_logic_vector(7 downto 0)。6. 8 bit偽隨機數(shù)據(jù)隊列產(chǎn)生模塊的VHDL設計程序library ieee。 rd_addr : in std_logic_vector(4 downto 0)。139。4. 讀空狀態(tài)判定的VHDL設計程序library ieee。 variable temp_n : std_logic_vector(4 downto 0)。end。 addr_in : in std_logic_vector(4 downto 0)。 end loop。 normal(4) := temp_g(4)。 else new_g = reg_g。 en : in std_logic。然后我要感謝和我一起做畢業(yè)設計的同學，在畢業(yè)設計過程中，大家相互討論，取長補短，不僅使我學到了知識，解決了問題，而且還增加了友情和輕松愉快的學習氛圍。本課題創(chuàng)造性的使用另一塊核心板設計了一個調(diào)試電路，能對設計的實物電路進行硬件仿真測試，增強了設計的嚴謹性和準確性。該異步FIFO電路可以實現(xiàn)任意兩個異步讀寫時鐘輸入，通過外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，并能快速準確的判定FIFO存儲器的空滿狀態(tài)，實現(xiàn)寬度為8 bit的數(shù)據(jù)隊列在兩個獨立的異步時鐘域之間進行先進先出的數(shù)據(jù)傳輸。這表明系統(tǒng)能同時進行讀寫操作，但由于讀操作速度快于寫操作，所以異步FIFO只會處于讀空狀態(tài)，而不會進入寫滿狀態(tài)。從圖中可以看出，將1號撥碼開關置1，2號撥碼開關置0，即寫使能置位，讀使能復位，經(jīng)過一段時間后，數(shù)據(jù)始終無輸出，讀空標志始終為0，寫滿標志始終為1，這表明異步FIFO電路始終處于寫滿狀態(tài)。然后點擊Autorun Analysis按鈕對該調(diào)試電路進行硬件仿真，仿真波形如圖59所示，從該仿真波形可以看出該調(diào)試電路能準確有效的生成兩個異步時鐘信號和寬度為8 bit的偽隨機數(shù)據(jù)隊列，其硬件仿真結果同樣達到設計要求。在New窗口選擇SignalTap II Logic Analyzer File后生成SignalTap II編輯窗口如圖58所示。 調(diào)試電路時序仿真將調(diào)試電路異步時鐘產(chǎn)生模塊和偽隨機數(shù)據(jù)產(chǎn)生模塊整合后生成電路如圖55所示，其中shuiji模塊為偽隨機數(shù)據(jù)產(chǎn)生模塊。圖54 異步FIFO硬件電路實物若本課題所設計的異步FIFO電路達到設計要求，則將該硬件電路通電并使用Programmer工具，通過AS接口將設計電路下載入核心板后，該硬件電路即本課題所設計完成的異步FIFO電路硬件實物。.GND撥碼開關100Ω控制信號輸入.Vcc圖51 撥動開關原理圖圖52 外設電路板 引腳分配焊接好外設電路板后，將外設電路板使用杜邦線接入EP2C5T144C8N最小系統(tǒng)核心板。輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，同樣說明電路實現(xiàn)了先入先出的功能，隊列之間的延時依然是由同步電路和程序的運行時間造成的。從圖中可以看出，將系統(tǒng)復位端置1，將寫使能復位，讀使能置位，數(shù)據(jù)輸出始終不變，寫滿標志始終為0，讀空標志始終為1，這表明異步FIFO電路始終處于讀空狀態(tài)。圖41 異步FIFO頂層電路圖 時序仿真及功能測試本課題使用Quartus II ，并根據(jù)仿真波形對各模塊功能進行測試，確認該異步FIFO是否滿足設計要求。（3） 生成RAM后在RAM功能設置界面的ram端口點擊“With one read port and one write port”，選擇一個讀端口和一個寫端口。上述的情況被稱為保守的報告，當FIFO未空時判定FIFO讀空，而阻止讀操作的繼續(xù)進行；當FIFO未滿時判定FIFO寫滿，而阻止寫操作的繼續(xù)進行。地址位隨著相應的讀（寫）操作的進行依次遞增，當讀（寫）指針由最后一個存儲單元重新回到起始位置時狀態(tài)標志位取反。然而當存儲器存儲空間被讀空后，若繼續(xù)讀取數(shù)據(jù)則會造成多讀，使一個無用的信號被讀出；當存儲器存儲空間寫滿后，若繼續(xù)寫入數(shù)據(jù)則會產(chǎn)生溢出，造成一個有用的數(shù)據(jù)被覆蓋。格雷碼∕自然碼轉換模塊的VHDL設計程序見附表。程序編譯成功后生成的格雷碼計數(shù)器模塊如圖31所示，利用Quartus II軟件的波形編譯器對該模塊進行時序仿真，其仿真波形如圖32所示。 驗證復位功能將系統(tǒng)運行后，若按下復位鍵，無論讀寫使能信號處于什么狀態(tài)，讀寫操作都不進行，數(shù)據(jù)輸出始終不變，異步FIFO處于讀空狀態(tài)。由于亞穩(wěn)態(tài)使物理系統(tǒng)產(chǎn)生了一種不可預知性，所以亞穩(wěn)態(tài)是很危險的。異步FIFO的存儲介質(zhì)是一塊雙端口RAM，可以同時進行讀寫操作。第五章為硬件仿真與實現(xiàn)，連接外設及進行引腳分配后，將完成的異步FIFO頂層實體下載入開發(fā)板，并通過編寫測試程序產(chǎn)生讀寫時鐘及偽隨機數(shù)輸入數(shù)據(jù)，利用Quartus II軟件的嵌入式邏輯分析儀SignalTap II對實物進行硬件仿真和分析，完成設計任務。目前在國內(nèi)大部分集成芯片中，單獨做FIFO芯片的很少，國內(nèi)的一些研究所和廠商也開發(fā)了FIFO電路，但還遠不能滿足市場和軍事需求。新型的FIFO芯片是基于RAM結構的大規(guī)模集成（LSI）電路，其內(nèi)部存儲單元使用一個雙端口RAM，具有輸入和輸出兩套數(shù)據(jù)線。 異步FIFO簡介在現(xiàn)代集成電路芯片中，設計規(guī)模不斷擴大，一個系統(tǒng)中往往包含多個時鐘。課題選用Quartus II軟件，在Cyclone II系列的EP2C5T144C8N芯片的基礎上，利用VHDL 硬件描述語言進行邏輯描述，采用層次化、描述語言和圖形輸入相結合的方法設計了一個RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的高速、高可靠的異步FIFO電路，并對該電路功能進行時序仿真測試和硬件仿真測試。異步FIFO在網(wǎng)絡接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應用，由于國內(nèi)對該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的FIFO電路還遠不能滿足市場和軍事需求。利用VHDL或Verilog硬件描述語言進行電路設計，經(jīng)過簡單的布局整合之后，快速的燒入至 FPGA 上進行調(diào)試，是現(xiàn)代 IC設計驗證技術的主流。異步FIFO用在異步時鐘數(shù)據(jù)接口部分，由于異步時鐘間的頻率和相位完全獨立，數(shù)據(jù)傳輸時的丟失率不為零，如何降低數(shù)據(jù)丟失率，設計一個高速可靠的異步FIFO便成為了一個難點。美國IDT公司已經(jīng)推出運行速度高達225MHz，可在業(yè)內(nèi)各種配置下實現(xiàn)業(yè)內(nèi)最大數(shù)據(jù)流量高達9 Mb的FIFO系列。第二章為異步FIFO設計要求及基本原理，首先介紹了本課題的設計要求，然后對異步FIFO的結構、基本原理以及其設計難點進行了分析，并由此歸納出系統(tǒng)的設計模塊和預期功能。當RAM中數(shù)據(jù)寫滿時產(chǎn)生一個寫滿標志，不能再往RAM寫入數(shù)據(jù)；當RAM中數(shù)據(jù)讀空時產(chǎn)生一個讀空標志，不能再從RAM讀出數(shù)據(jù)。亞穩(wěn)態(tài)是一種物理現(xiàn)象，必然發(fā)生在異步FIFO電路中。當且僅當Q1的躍變非常接近時鐘沿的時候，Q2才會進入亞穩(wěn)態(tài)[2]，這就大大提高了系統(tǒng)的可靠性。第3章 模塊設計與實現(xiàn) 格雷碼計數(shù)器模塊為了降低亞穩(wěn)態(tài)發(fā)生的概率，本課題將讀、寫地址轉化為格雷碼進行計數(shù)，由于格雷碼是一種錯誤最小化編碼方式，它在任意相鄰的兩個數(shù)間轉換時只有一個數(shù)位發(fā)生變化，其發(fā)生亞穩(wěn)態(tài)的可能性遠低于自然二進制碼，大大增加了電路的可靠性。從仿真波形可以看出，該模塊將輸入的異步碼與輸入時鐘同步后輸出同步碼，由延時時間可以看出其滿足二級同步要求。當指針移動到最后一個存儲單元后，它又重新回到起始位置繼續(xù)進行讀寫操作。當讀指針和寫指針相等時，F(xiàn)IFO要么處于讀空狀態(tài)，要么處于寫滿狀態(tài)。139。圖37 空滿標志產(chǎn)生模塊頂層電路圖圖38 空滿標志產(chǎn)生模塊 雙端口RAM本課題設計的異步FIFO的存儲器是一個存儲深度為128 bit，數(shù)據(jù)寬度為8 bit的雙端口RAM，該RAM使用Altera的Mega Wizard PlugIn Manager工具定制，定制主要參數(shù)設置過程如下：（1）打開Mega Wizard PlugIn Manager對話框，選擇“Create a new custom megafunction variation”定制新的宏功能模塊。（7） 定制生成的雙端口RAM外部接口如圖39所示。從圖中可以看出，將系統(tǒng)復位端置1，將寫使能置位，讀使能復位，經(jīng)過一段時間后，數(shù)據(jù)輸出始終不變，讀空標志始終為0，寫滿標志始終為1，這表明異步FIFO電路始終處于寫滿狀態(tài)。另外，輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，也表明該電路實現(xiàn)了先入先出的功能，輸入輸出隊列之間的延時是由同步電路和程序的運行時間造成的。另外，在外設板上還需要焊接一定數(shù)量的引腳來作為相應的讀寫時鐘輸入端和數(shù)據(jù)輸入輸出端，焊接完成的外設電路板如圖52所示。完成這些設置后點擊Start Compilation進行編譯，編譯成功后電路圖中各端口處顯示相應的引腳編號如圖53所示。PLL鎖相環(huán)使用Altera的Mega Wizard PlugIn Manager工具定制。引腳分配完成后使用同樣的方法將未用引腳設置為高阻態(tài)，將nCEO設置為I∕O口，完成這些設置后點擊Start Compilation進行編譯，編譯成功后電路圖中各端口處顯示相應的引腳編號如圖57所示。編譯成功后，將用于裝載調(diào)試電路的核心板通電，并通過USBBlaster編程器連接電腦，然后利用SignalTap II編輯窗口下載電路程序。從圖中可以看出，當復位鍵按下后，復位端顯示為0，系統(tǒng)復位，即使此時讀寫使能處于有效狀態(tài)，數(shù)據(jù)輸出始終不變，異步FIFO處于讀空狀態(tài)。圖513 讀操作功能硬件仿真測試波形 異步FIFO硬件電路整體功能軟硬件仿真與測試對于異步FIFO硬件電路整體功能的硬件仿真測試波形如圖514和圖515所示，其中圖514的輸入的讀時鐘頻率為25 MHz， MHz，圖515的輸入的寫時鐘頻率為25 MHz， MHz。輸出數(shù)據(jù)隊列與輸入數(shù)據(jù)隊列相同，同樣說明該異步FIFO硬件電路實現(xiàn)了先入先出的功能，隊列之間的延時依然是由同步電路和程序的運行時間造成的。本課題基于FPGA技術對異步FIFO電路進行了研究，通過使用Quartus II軟件在Cyclone II系列的EP2C5T144C8N芯片的基礎上，設計制作了一個RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的異步FIFO電路，并根據(jù)異步FIFO電路的基本原理對設計電路進行了時序仿真和硬件仿真測試，測試結果令人滿意。首先，我要由衷的感謝我的畢業(yè)設計指導教師秦懷宇老師，感謝秦老師在本次畢業(yè)設計過程中對我們的悉心教導和幫助。use 。begin process(clk,en) begin if rising_edge(clk) then if en = 39。 process(new_g) variable normal : std_logic_vector(4 downto 0)。 or i=4)then temp_g(i) := not(temp_g(i))。use 。 temp = addr_in。 n