【正文】 其次要感謝論文中參考的參考文獻的作者；感謝對于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者；感謝各大網(wǎng)站平臺提供的強大的技術(shù)支持。 此設(shè)計只能對 15Hz10MHz 的頻率進行測量，而不能測量信號的占空比，脈寬的測量。但當(dāng)設(shè)計比較復(fù)雜，運行頻率比較高的時候，不做時序分析，不加上一些必要的約束，就很難保證設(shè)計能且穩(wěn)定的運行在所設(shè)定的頻率上。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 28 第四章 總體設(shè)計驗證 在 Quartus II 中將所有功能模塊建立完成后，將各個模塊在頂層圖形文件中連接起來。位碼也就是LED 的顯示使能端，對于共陰級的 LED 而言，低電平使能。所以 yshang=109/8388623=119。 yyushu = temp_a[63:32]。 for(i = 0。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 24 圖 周期模塊封裝圖 32 位除法器 division 中的除數(shù)設(shè)置為 109，由于本次頻率計的信號源頻率范圍是15hz~10MHZ，根據(jù)周期 T=1/f（ 單位： s）可知，當(dāng)除數(shù)取 1 的時候，周期很小，誤差較大；所以在這里除法器中除數(shù)取 109 時，此時周期單位： ns。高電平允許計數(shù)，低電平時停止計數(shù)。鎖存器的作用是數(shù)據(jù)保持，它將會把數(shù)據(jù)保存到下次觸發(fā)或復(fù)位，主要是主從觸發(fā)器組成的。確保本設(shè)計的頻率計是等精度頻率計。該模 塊產(chǎn)生 的 3 個 控制 信號， 分別為TSTEN,LOAD,CLR_CNT。實現(xiàn)方法：假設(shè)未按鍵時輸入 1，按鍵后輸入為 0，抖動時不定。 Key3 控制數(shù)據(jù)選擇器 mux_num，系統(tǒng)開始工作，數(shù)碼管顯示器上沒有數(shù)據(jù)顯示，當(dāng)按下 key3 則顯示頻率，再按下 key3 顯示周期，如此交替變換。 分頻模塊時序仿真如圖 所示。 信號源模塊組成如圖 所示。 display 為數(shù)碼管顯示驅(qū)動，可以將頻率計數(shù)的結(jié)果和周期的計算結(jié)果在數(shù)碼管上顯示的相對應(yīng)的阿拉伯?dāng)?shù)字，便于讀取測量的結(jié)果。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 15 周期模塊為一個 32 位除法器 division，與 B_BCD 相連將除法器的二進制結(jié)果轉(zhuǎn)化成8421BCD 碼。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 14 第三章 等精度頻率計的系統(tǒng)設(shè)計與功能仿真 系統(tǒng)的總體設(shè)計 首先對 EP2C8Q208C8N 開發(fā)板提供的 50MHZ 的晶振進行預(yù)分頻，獲得 10MHZ 的信號， 再把 10MHZ 的信號在分頻模塊產(chǎn)生不同頻率的方波，通過按鍵控制被測信號的頻率變化。標(biāo)準(zhǔn)信號的頻率為 fs，則被測信號的頻率如式 (21): fx=(Nx/Ns)?fs (21) 由式 11 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式 (22): δ=(|fxefx|/fxe)100% (22) 其中 fxe 為被測信號頻率的準(zhǔn)確值。然后當(dāng)預(yù)置門控信號 GATE 為高電平。 等精度測頻原理 等精度頻率測量法又稱多周期同步測頻法，它的最大特點是測量的實際門控時間不是一個固定值，而是 一個與被測信號有關(guān)的值，剛好等于被測信號的整數(shù)倍。1 個被測信號脈沖個數(shù)的誤差。鎖存信號之后，再由清零信號 CLR_CNT 對計數(shù)器進行清零，為下一秒鐘的計數(shù)做準(zhǔn)備。 為克服低頻段測量的誤差偏大的問題，設(shè)計中采用 D 觸發(fā)器對門控信號和被測信號對計數(shù)器的使能信號進行調(diào)整，使得門控信號即計數(shù)器的工作時間不是固定值，其值恰好等于待測信號的完整周期數(shù)，大大提高了準(zhǔn)確度的穩(wěn)定性，也就是等精度的關(guān)鍵 。其最 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 9 基本的工作原理為：當(dāng)被測信號在特定時間段 T 內(nèi)的周期個數(shù) 為 N 時，則可以得出被測信號的頻率 f=N/T 。 開發(fā)工具和設(shè)計語言標(biāo)準(zhǔn)化，開發(fā)周期短。 FPGA/CPLD 產(chǎn)品越來越多地采用了先進的 邊界掃描測試 (BST)技術(shù)和 ISP(在系統(tǒng)配置編程方式 )。 QuartusII 作為目前 CPLD/FPGA開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。 Altera 的 Quartus II 提供了完整的多平 臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計工具，并為 Altera DSP 開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成組合環(huán)境。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 6 第二章 ，介紹了數(shù)字頻率計的工作原理，對比了直接測頻法、直接測周法實現(xiàn)的頻率計的優(yōu)缺點，并介紹等精度頻率測量的理論基礎(chǔ)和設(shè)計方案。 傳統(tǒng)的數(shù)字頻率計一般由分離的單個元件連接而成，傳統(tǒng)數(shù)字頻率計的測量范圍、精度和速度受到的限制性比較大。 軟件設(shè)計模塊 分為被測信號、頻率測量、周期測量、數(shù)碼管顯示共四個模塊。等精度的測量方法在具有較高測量精度的同時，在整個頻率區(qū)域保持有恒定的測試精度。頻率計是計算機、通信設(shè)備和儀器儀表等諸多領(lǐng)域中不可缺少的測量儀器。 在現(xiàn)代數(shù)字電路設(shè)計中，采用 FPGA 結(jié)合硬件描述語言可以設(shè)計出各種復(fù)雜的時序和邏輯電路，具有設(shè)計靈活、可編程和高性能等優(yōu)點。 第五章，本次畢業(yè)設(shè)計的總結(jié)與展望。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog HDL 及 AHDL(Altera HDL)。 FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 8 單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞數(shù)組構(gòu)成整個芯片。 FPGA/CPLD 的時鐘延遲可達納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。 功能強大，應(yīng)用廣闊。測量結(jié)果的準(zhǔn)確度 (＆ )分析：設(shè)待測信號周期為 Tx，頻率為 Fx， 當(dāng)測量時間為 T=1s 時，則測量準(zhǔn)確度為 ＆=Tx/T=1/Fx。首先計數(shù)使能信號 TSTEN 產(chǎn)生一個 1秒脈寬的周期信號，并對頻率計計數(shù)部分的 8 個十進制計數(shù)器 t10 的 ENA 使能端進行同步控制。這種方法適合于高頻測量，信號的頻率越高，則相對誤差越小。當(dāng)頻率增大時，由于被測信號的測量周期較短，根據(jù)周期測量法的測頻原理可知其測量精度將大幅下降。其中 CNT1 和 CNT2 是兩個可控計數(shù)器，標(biāo)準(zhǔn)信號頻率從 CNT1 的時鐘輸入 端輸入，被測信號從 CNT2 的時鐘輸入端輸入。 圖 等精度測頻原理波形圖 設(shè)在一次預(yù)置門控信號時間 t 中，對被測信號的計數(shù)值為 NX，對標(biāo)準(zhǔn)信號的計數(shù)值為NS，則由 FX/NX=FS/NS，可得被測信號的頻率為 FX=NX/NS*FS。 等精度測頻法不僅避免了傳統(tǒng)測頻方法在計數(shù)過程中產(chǎn)生的 177。主要由 6 個 部分 組成，分別是：信號源模塊、控 制模塊、計數(shù)模塊、 鎖存器模塊、周期模塊和顯示器模塊 。有一時鐘使能輸入端 ENA，用于鎖定計數(shù)值。下面分別介紹四個模塊的結(jié)構(gòu)和實現(xiàn)方法。 分頻模塊 CNT1HZ, FEP 的封裝圖如圖 ，圖中 CLK 為 fep10 輸出的 10MHZ 信號， freq1 為輸出給控制信號發(fā)生器的 1HZ 信號， feping 作為待測信號。 按鍵控制模塊 本實驗中通過兩個獨立按鍵控制信號源待測頻率的加減，一個獨立按鍵控制周期和頻率的顯示。按鍵在按下時會產(chǎn)生抖動，釋放時也會產(chǎn)生抖動，抖動時間一般為 20ms 左右。圖中 CLK 接 CNT 的 FREQ1 的 1HZ的信號， TSTEN 為計數(shù)允許 信號，接計數(shù)器 CNT10 的 ENA， CLR_CNT 信號用于在每次測量開始時，對計數(shù)器進行復(fù)位，接計數(shù)器 CNT10 的 CLR， LOAD 接鎖存器的 LOAD。在每一次測量開始時， 都必須重新對計數(shù)器清 0。由圖可知，在計數(shù)完成后，計數(shù)使能信號 TETEN 在 1s 的高電平后，利用其反相值的上升沿產(chǎn)生一個鎖存信號 LOAD， 后，CLR_CNT 產(chǎn)生一個清零信號上升沿。 計數(shù)器模塊 CNT10的封裝如圖 ，其中 CLR為復(fù)位接 TESTCTL的通過 D觸發(fā)器后的 CLR_CNT端， ENA 接 TESTCTL 通過 D 觸發(fā)器后的 TSTEN 端， CQ[3..0]接鎖存器的 DOUT[31..0]端。同時該計數(shù)器帶有清零信號，一旦清零信號為高電平，計數(shù)器立即清零。h00000000,tempa}。b1。把轉(zhuǎn)碼后的結(jié)果輸入數(shù)碼管顯示模塊中才能顯示出相應(yīng)的數(shù)字。 圖 數(shù)據(jù)選擇器 圖中 sw3 連接按鍵模塊的 sw3，用于控制輸出信號； F， t 分別連接鎖存器的輸出端和轉(zhuǎn)碼器的輸出端； Num[31..0]連接到數(shù)碼管的 data1~data8。 數(shù)碼管顯示模塊中 ， data1~data8 接數(shù)據(jù)選擇器的輸出端， clk 為時鐘， bc1~bc8 為數(shù)碼管的 8 個段碼，低電平有效， smg_disp 對應(yīng)為 8 位數(shù)碼管。 圖 實驗結(jié)果示例 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 29 通過開發(fā)板驗證表明，按鍵功能正常，頻率測量功能正常，周期測量 有誤差 。 在此次設(shè)計過程中由于經(jīng)驗不足，所以總體設(shè)計還有些瑕疵。在我畢業(yè)設(shè)計期間，鄒老師在學(xué)習(xí)、生活上都給予了我極大的關(guān)懷和鼓勵。謝謝！ 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計） 32 參考文獻 [1] 李國洪 , 沈明山 .可編程器件 EDA 技術(shù)與實踐 [M]. 北京： 機械工業(yè)出版社 , [2] 姜雪松 ,張海風(fēng) .可編程邏輯器件和 EDA 設(shè)計技術(shù) [M]. 北京：機械工業(yè)出版社 , [3] 王金明 . 數(shù)字系統(tǒng)設(shè)計與 Verilog HDL[M]. 北京 : 電子工業(yè)出版社 , . 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