【正文】 其次要感謝論文中參考的參考文獻(xiàn)的作者；感謝對(duì)于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者；感謝各大網(wǎng)站平臺(tái)提供的強(qiáng)大的技術(shù)支持。 此設(shè)計(jì)只能對(duì) 15Hz10MHz 的頻率進(jìn)行測(cè)量，而不能測(cè)量信號(hào)的占空比，脈寬的測(cè)量。但當(dāng)設(shè)計(jì)比較復(fù)雜，運(yùn)行頻率比較高的時(shí)候，不做時(shí)序分析，不加上一些必要的約束，就很難保證設(shè)計(jì)能且穩(wěn)定的運(yùn)行在所設(shè)定的頻率上。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 28 第四章 總體設(shè)計(jì)驗(yàn)證 在 Quartus II 中將所有功能模塊建立完成后，將各個(gè)模塊在頂層圖形文件中連接起來。位碼也就是LED 的顯示使能端，對(duì)于共陰級(jí)的 LED 而言，低電平使能。所以 yshang=109/8388623=119。 yyushu = temp_a[63:32]。 for(i = 0。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 24 圖 周期模塊封裝圖 32 位除法器 division 中的除數(shù)設(shè)置為 109，由于本次頻率計(jì)的信號(hào)源頻率范圍是15hz~10MHZ，根據(jù)周期 T=1/f（ 單位： s）可知，當(dāng)除數(shù)取 1 的時(shí)候，周期很小，誤差較大；所以在這里除法器中除數(shù)取 109 時(shí)，此時(shí)周期單位： ns。高電平允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)。鎖存器的作用是數(shù)據(jù)保持，它將會(huì)把數(shù)據(jù)保存到下次觸發(fā)或復(fù)位，主要是主從觸發(fā)器組成的。確保本設(shè)計(jì)的頻率計(jì)是等精度頻率計(jì)。該模 塊產(chǎn)生 的 3 個(gè) 控制 信號(hào)， 分別為TSTEN,LOAD,CLR_CNT。實(shí)現(xiàn)方法：假設(shè)未按鍵時(shí)輸入 1，按鍵后輸入為 0，抖動(dòng)時(shí)不定。 Key3 控制數(shù)據(jù)選擇器 mux_num，系統(tǒng)開始工作，數(shù)碼管顯示器上沒有數(shù)據(jù)顯示，當(dāng)按下 key3 則顯示頻率，再按下 key3 顯示周期，如此交替變換。 分頻模塊時(shí)序仿真如圖 所示。 信號(hào)源模塊組成如圖 所示。 display 為數(shù)碼管顯示驅(qū)動(dòng)，可以將頻率計(jì)數(shù)的結(jié)果和周期的計(jì)算結(jié)果在數(shù)碼管上顯示的相對(duì)應(yīng)的阿拉伯?dāng)?shù)字，便于讀取測(cè)量的結(jié)果。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 15 周期模塊為一個(gè) 32 位除法器 division，與 B_BCD 相連將除法器的二進(jìn)制結(jié)果轉(zhuǎn)化成8421BCD 碼。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 14 第三章 等精度頻率計(jì)的系統(tǒng)設(shè)計(jì)與功能仿真 系統(tǒng)的總體設(shè)計(jì) 首先對(duì) EP2C8Q208C8N 開發(fā)板提供的 50MHZ 的晶振進(jìn)行預(yù)分頻，獲得 10MHZ 的信號(hào)， 再把 10MHZ 的信號(hào)在分頻模塊產(chǎn)生不同頻率的方波，通過按鍵控制被測(cè)信號(hào)的頻率變化。標(biāo)準(zhǔn)信號(hào)的頻率為 fs，則被測(cè)信號(hào)的頻率如式 (21): fx=(Nx/Ns)?fs (21) 由式 11 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差如式 (22): δ=(|fxefx|/fxe)100% (22) 其中 fxe 為被測(cè)信號(hào)頻率的準(zhǔn)確值。然后當(dāng)預(yù)置門控信號(hào) GATE 為高電平。 等精度測(cè)頻原理 等精度頻率測(cè)量法又稱多周期同步測(cè)頻法，它的最大特點(diǎn)是測(cè)量的實(shí)際門控時(shí)間不是一個(gè)固定值，而是 一個(gè)與被測(cè)信號(hào)有關(guān)的值，剛好等于被測(cè)信號(hào)的整數(shù)倍。1 個(gè)被測(cè)信號(hào)脈沖個(gè)數(shù)的誤差。鎖存信號(hào)之后，再由清零信號(hào) CLR_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)做準(zhǔn)備。 為克服低頻段測(cè)量的誤差偏大的問題，設(shè)計(jì)中采用 D 觸發(fā)器對(duì)門控信號(hào)和被測(cè)信號(hào)對(duì)計(jì)數(shù)器的使能信號(hào)進(jìn)行調(diào)整，使得門控信號(hào)即計(jì)數(shù)器的工作時(shí)間不是固定值，其值恰好等于待測(cè)信號(hào)的完整周期數(shù)，大大提高了準(zhǔn)確度的穩(wěn)定性，也就是等精度的關(guān)鍵 。其最 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 9 基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段 T 內(nèi)的周期個(gè)數(shù) 為 N 時(shí)，則可以得出被測(cè)信號(hào)的頻率 f=N/T 。 開發(fā)工具和設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)周期短。 FPGA/CPLD 產(chǎn)品越來越多地采用了先進(jìn)的 邊界掃描測(cè)試 (BST)技術(shù)和 ISP(在系統(tǒng)配置編程方式 )。 QuartusII 作為目前 CPLD/FPGA開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。 Altera 的 Quartus II 提供了完整的多平 臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成組合環(huán)境。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 6 第二章 ，介紹了數(shù)字頻率計(jì)的工作原理，對(duì)比了直接測(cè)頻法、直接測(cè)周法實(shí)現(xiàn)的頻率計(jì)的優(yōu)缺點(diǎn)，并介紹等精度頻率測(cè)量的理論基礎(chǔ)和設(shè)計(jì)方案。 傳統(tǒng)的數(shù)字頻率計(jì)一般由分離的單個(gè)元件連接而成，傳統(tǒng)數(shù)字頻率計(jì)的測(cè)量范圍、精度和速度受到的限制性比較大。 軟件設(shè)計(jì)模塊 分為被測(cè)信號(hào)、頻率測(cè)量、周期測(cè)量、數(shù)碼管顯示共四個(gè)模塊。等精度的測(cè)量方法在具有較高測(cè)量精度的同時(shí)，在整個(gè)頻率區(qū)域保持有恒定的測(cè)試精度。頻率計(jì)是計(jì)算機(jī)、通信設(shè)備和儀器儀表等諸多領(lǐng)域中不可缺少的測(cè)量?jī)x器。 在現(xiàn)代數(shù)字電路設(shè)計(jì)中，采用 FPGA 結(jié)合硬件描述語言可以設(shè)計(jì)出各種復(fù)雜的時(shí)序和邏輯電路，具有設(shè)計(jì)靈活、可編程和高性能等優(yōu)點(diǎn)。 第五章，本次畢業(yè)設(shè)計(jì)的總結(jié)與展望。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog HDL 及 AHDL(Altera HDL)。 FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 8 單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞數(shù)組構(gòu)成整個(gè)芯片。 FPGA/CPLD 的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。 功能強(qiáng)大，應(yīng)用廣闊。測(cè)量結(jié)果的準(zhǔn)確度 (＆ )分析：設(shè)待測(cè)信號(hào)周期為 Tx，頻率為 Fx， 當(dāng)測(cè)量時(shí)間為 T=1s 時(shí)，則測(cè)量準(zhǔn)確度為 ＆=Tx/T=1/Fx。首先計(jì)數(shù)使能信號(hào) TSTEN 產(chǎn)生一個(gè) 1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)計(jì)數(shù)部分的 8 個(gè)十進(jìn)制計(jì)數(shù)器 t10 的 ENA 使能端進(jìn)行同步控制。這種方法適合于高頻測(cè)量，信號(hào)的頻率越高，則相對(duì)誤差越小。當(dāng)頻率增大時(shí)，由于被測(cè)信號(hào)的測(cè)量周期較短，根據(jù)周期測(cè)量法的測(cè)頻原理可知其測(cè)量精度將大幅下降。其中 CNT1 和 CNT2 是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)信號(hào)頻率從 CNT1 的時(shí)鐘輸入 端輸入，被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端輸入。 圖 等精度測(cè)頻原理波形圖 設(shè)在一次預(yù)置門控信號(hào)時(shí)間 t 中，對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為 NX，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為NS，則由 FX/NX=FS/NS，可得被測(cè)信號(hào)的頻率為 FX=NX/NS*FS。 等精度測(cè)頻法不僅避免了傳統(tǒng)測(cè)頻方法在計(jì)數(shù)過程中產(chǎn)生的 177。主要由 6 個(gè) 部分 組成，分別是：信號(hào)源模塊、控 制模塊、計(jì)數(shù)模塊、 鎖存器模塊、周期模塊和顯示器模塊 。有一時(shí)鐘使能輸入端 ENA，用于鎖定計(jì)數(shù)值。下面分別介紹四個(gè)模塊的結(jié)構(gòu)和實(shí)現(xiàn)方法。 分頻模塊 CNT1HZ, FEP 的封裝圖如圖 ，圖中 CLK 為 fep10 輸出的 10MHZ 信號(hào)， freq1 為輸出給控制信號(hào)發(fā)生器的 1HZ 信號(hào)， feping 作為待測(cè)信號(hào)。 按鍵控制模塊 本實(shí)驗(yàn)中通過兩個(gè)獨(dú)立按鍵控制信號(hào)源待測(cè)頻率的加減，一個(gè)獨(dú)立按鍵控制周期和頻率的顯示。按鍵在按下時(shí)會(huì)產(chǎn)生抖動(dòng)，釋放時(shí)也會(huì)產(chǎn)生抖動(dòng)，抖動(dòng)時(shí)間一般為 20ms 左右。圖中 CLK 接 CNT 的 FREQ1 的 1HZ的信號(hào)， TSTEN 為計(jì)數(shù)允許 信號(hào)，接計(jì)數(shù)器 CNT10 的 ENA， CLR_CNT 信號(hào)用于在每次測(cè)量開始時(shí)，對(duì)計(jì)數(shù)器進(jìn)行復(fù)位，接計(jì)數(shù)器 CNT10 的 CLR， LOAD 接鎖存器的 LOAD。在每一次測(cè)量開始時(shí)， 都必須重新對(duì)計(jì)數(shù)器清 0。由圖可知，在計(jì)數(shù)完成后，計(jì)數(shù)使能信號(hào) TETEN 在 1s 的高電平后，利用其反相值的上升沿產(chǎn)生一個(gè)鎖存信號(hào) LOAD， 后，CLR_CNT 產(chǎn)生一個(gè)清零信號(hào)上升沿。 計(jì)數(shù)器模塊 CNT10的封裝如圖 ，其中 CLR為復(fù)位接 TESTCTL的通過 D觸發(fā)器后的 CLR_CNT端， ENA 接 TESTCTL 通過 D 觸發(fā)器后的 TSTEN 端， CQ[3..0]接鎖存器的 DOUT[31..0]端。同時(shí)該計(jì)數(shù)器帶有清零信號(hào)，一旦清零信號(hào)為高電平，計(jì)數(shù)器立即清零。h00000000,tempa}。b1。把轉(zhuǎn)碼后的結(jié)果輸入數(shù)碼管顯示模塊中才能顯示出相應(yīng)的數(shù)字。 圖 數(shù)據(jù)選擇器 圖中 sw3 連接按鍵模塊的 sw3，用于控制輸出信號(hào)； F， t 分別連接鎖存器的輸出端和轉(zhuǎn)碼器的輸出端； Num[31..0]連接到數(shù)碼管的 data1~data8。 數(shù)碼管顯示模塊中 ， data1~data8 接數(shù)據(jù)選擇器的輸出端， clk 為時(shí)鐘， bc1~bc8 為數(shù)碼管的 8 個(gè)段碼，低電平有效， smg_disp 對(duì)應(yīng)為 8 位數(shù)碼管。 圖 實(shí)驗(yàn)結(jié)果示例 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 29 通過開發(fā)板驗(yàn)證表明，按鍵功能正常，頻率測(cè)量功能正常，周期測(cè)量 有誤差 。 在此次設(shè)計(jì)過程中由于經(jīng)驗(yàn)不足，所以總體設(shè)計(jì)還有些瑕疵。在我畢業(yè)設(shè)計(jì)期間，鄒老師在學(xué)習(xí)、生活上都給予了我極大的關(guān)懷和鼓勵(lì)。謝謝！ 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計(jì)） 32 參考文獻(xiàn) [1] 李國(guó)洪 , 沈明山 .可編程器件 EDA 技術(shù)與實(shí)踐 [M]. 北京： 機(jī)械工業(yè)出版社 , [2] 姜雪松 ,張海風(fēng) .可編程邏輯器件和 EDA 設(shè)計(jì)技術(shù) [M]. 北京：機(jī)械工業(yè)出版社 , [3] 王金明 . 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M]. 北京 : 電子工業(yè)出版社 , . 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