【正文】 d0。b01001000:key2[5:0]=639。d9。 839。b00011000:key2[5:0]=639。d1。d32。 839。b00100100:key1[5:0]=639。d4。 839。 endmodule 東華理工大學(xué)畢業(yè)（設(shè)計）論文 附 錄 31 附錄 2 行列式鍵盤程序 module keypad(clksy,x,y,key)。d0。 clksy=~clksy。d1。 reg[7:0] count2。他們細心指導(dǎo)我的學(xué)習(xí)與研究，在此，我要向諸位老師深深地鞠上一躬。 本設(shè)計 實現(xiàn)了 FPGA 的“外設(shè)”功能，但是似乎卻并不“通用”， 本設(shè)計中，小數(shù)點僅僅起到一個跟隨秒閃爍的功能， EDA 技術(shù)的發(fā)展， HDL 語言的強大不僅僅是制作一個帶鍵盤的時鐘，當(dāng)為了實現(xiàn)更多的功能，小數(shù)點的移動十分的必要，下面簡要敘述下其設(shè)計思想： 例：使用鍵盤輸入一組帶小數(shù)點的數(shù)據(jù)，要求液晶實時顯示輸入 數(shù)據(jù) 設(shè)計思想：定義一個默認為 0 的寄存器，代表小數(shù)點的位置為最低位，當(dāng)檢測到鍵盤小數(shù)點輸入時，觸發(fā) 一個模塊，當(dāng)再次檢測到數(shù)字輸入時，該寄存器自加一。 圖 48 修改仿真 5）確認鍵仿真 ，如圖 49。 圖 42 行列式鍵盤程序仿真 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 4 章 程序仿真 21 在上圖中，一共模擬了 3 次按鍵， 對照圖 23 和圖 24： 第一次按下 x3,y3 鍵，即 ← 鍵，輸出 key[4]=1，即 key[5:0]=16。d249)→if(count3[7:0]==839。 assign hour[7:4]=ss5?(clkss?sum[23:20]:439。 assign sec[7:4]=ss1?(clkss?sum[7:4]:439。 5:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 1:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 else if(sum[19:16]==439。 else sum[19:16]=key[3:0]?key[3:0]:sum[19:16]。 end else begin sum[15:12]=sum[15:12]+439。 else sum[15:12]=key[3:0]?key[3:0]:sum[15:12]。 cinsec=0。 if(sum[7:4]==439。 //零鍵位的識別 else sum[3:0]=key[3:0]?key[3:0]:sum[3:0]。d0。d1。 reg seccin,cinsec,cinmin,ss0,ss1,ss2,ss3,ss4,ss5。 程序如下： module clock(clkss,key,sec,min,hour)。 //顯示數(shù)字 9 default:{a,b,c,d,e,f,g}=739。d7:{a,b,c,d,e,f,g}=739。b0110011。 //顯示數(shù)字 1 439。D5=1。D1=1。 if(flag==6) flag=0。 input[3:0] num0,num1,num2,num3,num4,num5。d0。b01001000:key2[5:0]=639。d9。 //鍵位 6 839。b00011000:key2[5:0]=639。d1。d32。 839。b00100100:key1[5:0]=639。d4。 839。 程序如下： module keypad(clksy,x,y,key)。d0。d0。 //進位信號 1 清零 end always (posedge clk66MHz) if(count2[7:0]==839。d999) begin count1[9:0]=1039。 output clk,clkss,clksy。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標準的計數(shù)器，也可以采用可編程邏輯器件設(shè)計實現(xiàn)。 4）數(shù)據(jù)修改模塊 設(shè)計思路：當(dāng) sel 為 1 時 ，進入修改狀態(tài)，檢測 flag 的值， flag 的值分別對應(yīng)各將被修改的數(shù)據(jù)，如圖 26。 3）相 關(guān)知識 共陰 數(shù)碼管如右圖 25 所示：每一條線分別對應(yīng)一個管腳，當(dāng)管腳為 ?1?時，這條線為亮，當(dāng)管腳設(shè)置為 ?0?時，這條線不亮。 圖 23 鍵盤示意圖 鍵盤需要響應(yīng)迅速，所以采用了 250Hz信號，輸入由 X1， X2， X3， X4； Y1,Y2,Y3,Y4八根 縱橫交錯的連接線組成，當(dāng)某根 X 連接線和 Y 連接線同時為低電平時有效，例如當(dāng) X3， Y2 為低電平時，識別為 “0”鍵，將輸出相應(yīng)信號供主程序識別。 2） 輸出：六位 7 段數(shù)碼管 。工程師使用同樣的低價位工具對 Stratix FPGA 進行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix 器件用于批量成品。 電源部分包括 1片 ， 1片 1片 ， 供 5V直流電源作為 ， 輸入電源和 LCD1602 供電電源。 核心器件包括 FPGA芯片 Altera EP1C3T100和 PLCC封裝的單片機 STC89LE52。聯(lián)華眾科 FPGA 開發(fā)板FA130 核心器件為 Altera Cyclone 系列的 EP1C3，配置芯片為 EPCS1， FA130 上可以運行 SOPC Builder 制作的簡單的工程。 keyboard functions: application of 4 * 4 determinant keyboard, numbers 09 can be directly imported。其外設(shè)電路作為芯片與外界輸入方式之一，是十分具有研究價值的。 關(guān)鍵字 ：行列式鍵盤、 LED 顯示器、時鐘、 Verilog HDL。另時鐘產(chǎn)生模塊采用 FPGA 硬件內(nèi)置 66MHz 分頻，產(chǎn)生 250Hz， 5Hz， 1Hz 信號供時鐘模塊，輸入輸出模塊使用。同時 FA130 還包括詳細的使用手冊和豐富的配套資料，非常適合 FPGA， VHDL， Verilog 開發(fā)學(xué)習(xí)者使用。 IMP812T的復(fù)位門限（ Reset Threshold）為 ，輸出的復(fù)位信號同時提供給 FPGA芯片和單片機使用， FA130上 EP1C3和 51單片機 89LE52均工作在 。 其他資源還包括 8位撥碼開關(guān)，連接到 EP1C3上。改進了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 5 圖 22 分頻示意圖 行列式鍵盤設(shè)計方案 行列式鍵盤的工作方式是讀取行列線的狀態(tài)，查看是否有按鍵按下。分時使用顯示器驅(qū)動電路。完成時鐘的設(shè)計。系統(tǒng)發(fā)展的 趨 勢是數(shù)字化和集成化，而 CPLD/FPGA 作為可編程 ASIC（專用集成電路）器件，它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來越重要的作用。 如果寄存器 3 等于 49，則寄存器 4 清零， clkss 取反，根據(jù)以上結(jié)果可得 clkss 每秒取東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 9 反 10 次，即可得 clkss=5Hz。 reg[5:0] count4。d1。d1。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。 鍵盤去抖功能： 按鍵在閉合和斷開時 ，觸點會存在抖動現(xiàn)象，本設(shè)計采用 250Hz低頻信號，觸發(fā)判定為 clk 信號上升沿 和下降沿 ，也就是在 40ms 時間內(nèi) 會 有 兩次 判定， 如果兩次判定均為同一鍵位，則輸出 鍵值 ， 否則輸出為 0， 可以消除觸點抖動的負面作用 。 always (posedge clksy) //第一次判定 begin 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 11 case({~y[3:0],~x[3:0]}) 839。d3。b00100010:key1[5:0]=639。 839。d16。d0。b00010100:key2[5:0]=639。 //鍵位 5 839。d8。b01000100:key2[5:0]=639。 //鍵位 sel default:key2[5:0]=639?？傻妹總€數(shù)碼管顯示頻率為 250/6≈42Hz，人眼視覺暫留時間的要求為 25 幀每秒， 可達到要求。 reg[2:0] flag。 case(flag) //片選 0:begin temp=num10。end 4:begin temp=num14。 //顯示數(shù)字 0 439。b1111001。d6:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 8 439。 在修改狀態(tài)下，程序再次判定鍵值，若為數(shù)字鍵，則會將對應(yīng)數(shù)據(jù)賦值給 flag 所對應(yīng)緩存，若為 ← 或 → 移動鍵，則會修改 flag 的值，若為 Sel 修改 /確認鍵，將退出修改狀態(tài)。 output[7:0] sec,min,hour。d1。d1。 end end always(posedge clkss) begin if(sel) //判定是否為修改狀態(tài) begin if(flag1==0) begin if(key==639。 end end else if(seccin) begin if(sum[3:0]==439。d1。 end else if(flag1==3) begin if(key==639。d5) begin sum[15:12]=439。 end 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 18 end end always(posedge clkss) begin if(sel) begin if(flag1==4) begin if(key==639。 end end else if(cinmin) begin if(sum[23:16]==839。 end else sum[19:16]=sum[19:16]+cinmin。b000100。d0。bz):sum[15:12]。d0)； 寄存器 2 的分頻比 132： 1 改為 2： 1， 即： if(count2[7:0]==839。 如圖可看出：在 clksy 取反 6 次的時間內(nèi)， clkss 取反一次， clk 取反 3 次，仿真結(jié)果正確。 圖 45 時鐘仿真 2）閃爍仿真，如圖 46。但本設(shè)計不足的地方還有很多，相對來說，這是一個簡單的程序，可以改 進的地方還有很多，如在鍵盤中加入 “+”“”“=”等鍵實現(xiàn)簡單計算器的功能，如加入百分秒寄存器實現(xiàn)秒表功能 ，設(shè)計要求的小數(shù)點功能也被我簡化成為了一個 1Hz 的連接線（ 見圖 45） ，這些升級功能暫且不提，在仿真時我發(fā)現(xiàn)了一個比較不方便的負面作用，在按鍵時只考慮了去抖，卻沒有考慮按鍵的延時，舉例來說，若按下 “←” 鍵，鍵盤模塊會立即響應(yīng)（ 250Hz）并傳遞鍵值給主模塊，主模塊將會在 秒（ 5Hz）內(nèi)響應(yīng)這個信號并改變 flag 的值，仿真在這里沒有出現(xiàn)問題，但是：如果在下一個 秒內(nèi)仍在繼續(xù)按著 “←” 鍵，主模塊將會 繼續(xù)改變 flag 的值，也就是說，如果按下 “←” 一秒， flag 將左移 5 次，而一般鍵盤卻是按下再彈起時才會做出響應(yīng) ，或持續(xù)按下一段時間后才會做出 “連加 ”響應(yīng)。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 致 謝 27 致 謝 本課題在選題及研究過程中得到 黃鄉(xiāng)生 老師的悉心指導(dǎo)。 output clk,clkss,clksy。d999) begin count1[9:0]=1039。 end always (negedge clk66MHz) if(count2[7:0]==839。d0。d0。 always (posedge clksy) begin case({~y[3:0],~x[3:0]}) 839。d3。b00100010:key1[5:0]=639。 839。d16。d0。b00010100:key2[5:0]=639。 839。d8。