【正文】 圖 11 FA130 開發(fā)板 東華理工大學畢業(yè)（設計）論文 第 1 章 系統(tǒng)硬件及設計軟件介紹 3 聯(lián)華眾科 FPGA開發(fā)板 FA130具有豐富的板載資源。 鍵盤資源包括 4*4按鍵陣列， 4個獨立按鍵，其中 4個獨立按鍵可以作為單片機的中斷源使用。 Altera Quartus II 設計軟件是 業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設計流程的設計工具。 總 設計方案 根據(jù)課題要求，本設計主要由三個模塊完成， 1） 輸入：行列式鍵盤，具備 09 十個數(shù)字鍵及數(shù)據(jù)修改 /確認，左移位鍵，右移位鍵三個功能鍵。 本設計需要實現(xiàn)數(shù)據(jù)修改，移位，所以除了 09 數(shù)字鍵盤以外，還至少需要左右移位鍵 及修改 /確認三個功能鍵，如圖 23 所示 。數(shù)碼管顯示的字形由表 22 決定。 3）數(shù)據(jù)移位模塊 設計思路：定義 3 位寄存器 flag，當 flag 不為 0 時，每當檢測到 “←” 信號時， flag自減 1，當 flag 不為 5 時，每當檢測到 “→” 信號， flag 自加 1。通常用來對某個給定頻率進行分頻，以得到所需的頻率。 input clk66MHz。 always (posedge clk66MHz) if(count1[9:0]==1039。d0。//若進位信號 1 為 1 則加 1，為 0 則 不變 cin2=139。d49) begin count4[5:0]=639。 圖示 1 處：讀取 key1 為低 ； 圖示 2 處：讀取 key2 為低 ； 結果： key 為對應鍵位值，判定有按鍵 。d1。b00011000:key1[5:0]=639。 839。d9。b01001000:key1[5:0]=639。b00010001:key2[5:0]=639。 //鍵位 3 839。d6。b01000001:key2[5:0]=639。 //鍵位 ← 839。 //輸出結果寄存在 key2 endcase 東華理工大學畢業(yè)（設計）論文 第 3 章 系統(tǒng)程序設計 12 end assign key=(key1==key2)?key1:639。 input clksy。b000000。end 1:begin temp=num11。end 5:begin temp=num15。b0110000。d4:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 6 439。b1111011。 程序到這里還沒有結束，關于修改位閃爍的方案，我將它和輸出管腳賦值整合在一起，首先 判定是否為修改狀態(tài)，若是，則將該修改數(shù)據(jù)和 5Hz 頻率相與再賦值給輸出管腳，當 5Hz 頻率為高電平，輸出緩存數(shù)據(jù)，反之則無輸出信號，這樣可實現(xiàn)被修改字符出現(xiàn)頻率為 5Hz 的閃爍。 reg[23:0] sum。d16) //如果為 ← 鍵 begin if(!flag1) flag1=flag1339。d4) begin sumsec[2:0]=339。d0。d0。 end end 東華理工大學畢業(yè)（設計）論文 第 3 章 系統(tǒng)程序設計 17 else begin sum[3:0]=sum[3:0]+seccin。d0。 cinmin=1。d0。d0。b100000。b000010。bz):sum[3:0]。bz):sum[19:16]。d1) ； 將寄存器 3 的分頻比 250： 1 改為 3： 1， 即： if(count3[7:0]==839。 行列式鍵盤程序仿真 這部分的仿真比較簡單，如圖 42 所示 。 圖 47 移位仿真 4）修改仿真 如圖 48。 //定義寄存器 always (posedge clkss) begin if(key1) //如果 key1 不為 0 begin if(!key) //如果 key 為 0，即已經松開按鍵 case(key1) //判斷 key1 的值 1:…… ； //對應各值的處理方法，不 再 累贅 2:…… ； 3:…… ； ： ： 13： …… ； endcase end else //如果為 0，將檢測 key 的值，如果 key 不為零 //則將 key 的鍵位 113 賦值給 key1，不再 贅 述 東華理工大學畢業(yè)（設計）論文 結 論 26 關于小數(shù)點移動的功能實現(xiàn) 。 感謝 管小明 老師、 陳堅 老師等對我的教育培養(yǎng)。 reg[9:0] count1。 cin1=139。d0。d249) begin count3[7:0]=839。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。d1。b00011000:key1[5:0]=639。 839。d9。b01001000:key1[5:0]=639。b00010001:key2[5:0]=639。 839。d6。b01000001:key2[5:0]=639。 839。 endcase end assign key=(key1==key2)?key1:639。 endmodule 東華理工大學畢業(yè)（設計）論文 附 錄 33 附錄 3 六位 7 段 LED 顯示程序 module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。d32。 839。b00100100:key2[5:0]=639。d4。 839。 839。b01000010:key1[5:0]=639。d7。 839。b00010010:key1[5:0]=639。 //clksy=64hz input clksy。 clk=~clk。 //clksy=250Hz cin2=139。 end else begin count1[9:0]=count1[9:0]+1039。 reg[7:0] count3。 感謝我的同學 李小雷 、 鄒蕾 、 馬立剛 、 鄭志強 四 年來對我學習、生活的關心和幫助。 功能實現(xiàn)：例如鍵盤輸入 液晶顯示器依次顯示結果如下： 1.； 12.； 123.； ； ； 。 圖 49 確認鍵仿真 說明一下 key 值代表的含義： 110：表示輸入數(shù)字 1， 2， 3， … ， 9， 0； 東華理工大學畢業(yè)（設計）論文 第 4 章 程序仿真 23 16：左移 32：右移 48：修改 /確認 由以上多圖仿真可看出，程序功能完全正確。 第二次按下 x3,y2 鍵，即 7 鍵，輸出 key[5:0]=7； 第 三 次按下 x2,y2 鍵，即 6 鍵，輸出 key[5:0]=6. 可看出仿真結果完全正確。d2) ； 將寄存器 4 的分頻 比 50： 1 改為 6： 1， 即： if(count4[5:0]==639。bz):sum[23:20]。bz):sum[7:4]。b000001。b010000。d9) begin sum[19:16]=439。 end else if(flag1==5) begin if(key==639。d1。 end end else if(cinsec) begin if(sum[11:8]==439。 end end end always(posedge clkss) begin if(sel) begin if(flag1==2) begin if(key==639。d5) begin sum[7:4]=439。 //key 低四位不為零則賦值 end else if(flag1==1) begin if(key==639。 seccin=1。 //如果 flag 不為 0 ，那么 flag 減 1 end else if(key==639。 initial flag1=339。 input clkss。b0000000。b1110000。 //顯示數(shù)字 4 439。d2:{a,b,c,d,e,f,g}=739。end default:temp=0。end 2:begin temp=num12。 else flag=flag+1。 //num0num5 為時分秒 6 位輸入 output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。 //判定 如果兩次結果相同 則輸出為 //鍵值 如果不同 則輸出為 0 endmodule 六位 7 段 LED 顯示程序設計 聯(lián)華眾科 FPGA 開發(fā)板 FA130 的數(shù)碼顯示為六位 7 段共 陰 極 數(shù)碼管， 其工作特點是，當筆段電極接高電平，公共陰極接低 電平時，相應筆段發(fā)光。d32。 //鍵位 9 839。b00100100:key2[5:0]=639。d4。 //鍵位 1 839。 839。b01000010:key1[5:0]=639。d7。 839。b00010010:key1[5:0]=639。 //clksy=64hz input clksy。 東華理工大學畢業(yè)（設計）論文 第 3 章 系統(tǒng)程序設計 10 clkss=~clkss。 //進位信號 2 清零 end always (posedge clk66MHz) if(count3[7:0]==839。d131) begin count2[7:0]=839。d0。 reg clk,clkss,clksy。本設計采用標準計數(shù)器來實現(xiàn)。 圖 26 數(shù)據(jù)修改信號 檢測鍵盤輸入信號，若有 09 數(shù)字信號輸入則將對應數(shù)字賦值給相應時鐘顯示緩存寄存器。例如：設置 a 的管腳為 ?1?，那么 0 這條線就會亮 ；設置 g 的管腳為 ?1?，那么 6 這條線就會亮。 如圖 24 所示 。 3） 主程序：實現(xiàn)時鐘產生，鍵位識別，數(shù)據(jù)修改，移位等功能。系統(tǒng)設計者現(xiàn)在能夠用 Quartus II 軟件評估HardCopy Stratix 器件的性能和功耗，相應地進行最大吞吐量設計。 ，作為 FPGA的 IO電源和開發(fā)板上其 他設備電源。EP1C3可用 I/O分 4組全部以插針的形式引出，供外部擴展時使用。 FA130 具有豐富的板載資源，由于板載有 51單片機， FA130 還可以作為 51 單片機的學習開發(fā)板。 LED dynamic scanning display and blinking, shift, such as antizero function, highlights the hardware description language as a good readability, easy to understand the advantages of portability, and Altera Quartus Ⅱ through the pletion of synthesis, simulation. FPGA Design and Implementation of the above various functions, can be used as the value of EDA technology embodied. This process by downloading to the FPGA chip can be used in practical digital clock display. Keywords: determinant keyboard, LED display, clock, Verilog HDL. 東華