【正文】 城市的交通道路交通壓力越來越大，經(jīng)常會有交通擁堵，甚至是交通事故發(fā)生，交通疏導不及時也是造成這些問題重要原因。特別是電路的修改比較花費時間，設計 比較繁瑣，在一定程度下增加了設計成本和維護周期 。 基于 FPGA的交通燈設計 1 前言 交通燈控制指揮系統(tǒng) ， 其本質就是規(guī)范和管理行人和車輛穿越路口的行為 ， 從確保人和車輛能夠安全、快速、合理和有效通過 ?；?FPGA 的交通燈 控制器 具有 較高的可靠性 、 擦寫迅速 、 高效的運算能力 、 故障少 、 設計簡單、質量輕以及體積不大等優(yōu)勢 ?；?FPGA的交通燈設計 I 摘要 交通信號指示燈是城市中交通指揮疏導中不可缺少的智能工具 。 本次設計將采用 EP2C5T144 最小系統(tǒng)開發(fā)板 ， 因為它的體積不大，可以輕松嵌入到外圍電路中 ， 完全可以快速進行邏輯判斷，數(shù)據(jù)計算以及系統(tǒng)運算等。 在現(xiàn)在 ，交通燈控制器安裝在各個路口上， 大大提高了路口行人和車輛的通行安全性和規(guī)范性，減少了交通事故的發(fā)生幾率 。 可編程 控制器 PLC 的優(yōu)勢在于是 可靠性 較好 和穩(wěn)定性 較高，但 是其也有諸多問題 。如今，全國幾乎所有城市或多或少的都存在這交通擁堵，交通混亂，甚至造成嚴重的交通事故，這給人們的出行以及車輛行駛帶來了極大的安全隱患，甚至造成生命和財產(chǎn)的重大損失。 現(xiàn)今 EDA 的技術發(fā)展越來越快，人們利用 EAD 技術越來越方便于電路 。 假如使用 FPGA 的設計方案，用戶可以隨意的擦數(shù)以及編程，需要實現(xiàn)什么樣的功能完全由用戶自己決定，這樣用戶就能完成在不懂任何電路的情況下實現(xiàn)交通燈的多種功能。 VHDL 的程序結構特點是將一項工程設計，分成外部 (或稱可視部分，及端口 )和內部 (或稱不可視部分 )， 這樣分開之后，兩者分開處理， 既涉及 了 實體的內部功能 ，又能完成 算法部分 ，大大的提高了處理水平 。除此之外，系統(tǒng)內還有 4 個按鍵開關、 8 位數(shù)字撥碼開關組成的 I/O 輸入，其作用是用來控制系統(tǒng)的功能。其中有 電壓是給 FPGA 的 IO 提供的。 在未設置信號燈的路口， 車輛 和行人應當按照機動車信號燈的表示通行。 FPGA 的開發(fā)，是 ASIC 電路中風險最小、開發(fā)費用最低、設計周期最短的器件之一。在每個方向上均設有一個倒 計時顯示器，以顯示禁止或允許通行的倒計時間。 硬件開發(fā)環(huán)境平臺搭建 上一節(jié)筆者介紹本次硬件設計的軟件為 Altium Designe ， 下面筆者簡單介紹 AD14 如何建立工程項目工程。 同時 ， 目前 FPGA 元器件的快速進步 ， 編程設計 和 原理 圖電路 設計 等設計平臺 的 快速發(fā)展 和 進步 ， FPGA 的設計方式越來越受到關注和運用 。 假如系統(tǒng)能夠達到分頻 50M， 這時在仿真圖上是根本觀察不了的，也就無法進行準確的驗證和測試 ， 所以在仿真的時候 ， 最好是將分頻系數(shù)調小一些 ， 大約 20 分頻 就可以了 ，基于 FPGA的交通燈設計 14 這時候就可以很清楚的從圖中 得到并 分析 對時鐘輸入信號的分頻了 ，如圖 所示， Reset 是復位信號， CLK_50MHz 是輸入時鐘頻率， CLK_1Hz 是輸出時鐘頻率，從圖中可以看出，輸出頻率CLK_1Hz 確實是輸入時鐘頻率 CLK_50MHz 的 20 分頻。 該軟件開發(fā)平臺進一步 改進了 系統(tǒng)模塊工具中 的 LogicLock 模塊 分析和 設計功能， 另外也增加了 FastFit 編譯 的選項。 6 個輸出信號 (對應兩組紅黃綠燈， FR FY1 和 FG1 為主干道紅黃綠燈信號， FR FY2 和 FG2 為支干道紅黃綠燈信號 )。 下一狀態(tài)的左轉燈 when ew_turnl =ew_state=ew_yellow1。 ew_secondL:=0。 dled=X00。 dled=display(sn_secondL)。d0。d0。 另外由 VHDL 語言 在相關開發(fā)系統(tǒng)板上對所以燈的開關進行系統(tǒng)合理的控制 ， 使得所有顏色的燈按照一定規(guī)律循環(huán)亮和滅。 每一組紅綠燈的狀態(tài)指示方式如下 ： S0: 直行道路點亮綠的，另一直行道路顯示紅燈 。另外，我 深深的感覺到 ： 從事研發(fā)和設計的相關工作 ， 必須 要保持 勤奮、踏實、 認真、不放棄 的 學習 態(tài)度， 堅持這種態(tài)度才能讓自己的學習和工作做得更好 。 更重要的是，這一次畢業(yè)設計讓我學會了如何面對 艱難 、如何別人合作和 交流、如何獨立思考和應對不確定問題。 S1 狀態(tài) : 一條直行道路 亮 黃燈 、 另一條亮紅燈 。 四種狀態(tài)的 運行 模式 為 S0→ S1→ S2→S3,S3 結束后 ，返回到 S0 狀態(tài)，整個 運行 周期 連續(xù)為 60s。d1。b1) begin if(tb=50000000) begin tb=39。 end if。 dled=X00。 dled=display(ew_secondH)。 ew_secondL:=5。進程 P6 實現(xiàn)狀態(tài)轉換和產(chǎn)生狀態(tài)轉換的控制信號 (load)，進程 P7 產(chǎn)生次態(tài)信號 (next_state)和信號燈輸出信號 (FRFY FG FR FY2 和 FG2)，以及每一個狀態(tài)的時間值 (即計數(shù)器的預置數(shù) )和下一個狀態(tài)。另外，其具有強大的編譯和分析功能，特別是在處理復雜邏輯運算時，可以直接調用其內嵌的大量的處理工具。 基于 FPGA的交通燈設計 15 圖 整個指示電路 基于 FPGA的交通燈設計 16 3 軟件設計 軟件開發(fā)平臺介紹 在本次畢業(yè)設計中，主要運用 的 軟 件開發(fā)環(huán)境是 Quartus II， Quartus II 是 Altera 公司的新一代功能跟強大的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 Verilog HDL 以及 AHDL 語言 等多種 不同設計 形式和方法 ， 其 內 部它本身獨立的 綜合器以及 獨立高效 仿真器，能夠進行 從 程序 設計輸入到 相關 硬件 的設置和模擬仿真等 設計流程。 這里 要求 的開發(fā)板上必須要設定一個計數(shù)器，且計數(shù)值 為 060。 圖 步驟四：創(chuàng)建完成后，在窗口的左邊會出現(xiàn)如下控制臺，如圖 所示 ： 圖 步驟五：如圖 所示，將鼠標移動至項目工程圖標處，單機鼠標左鍵，在彈出下拉菜單中選擇“ add new to Project” 選項，在彈出的菜單中，就可以添加原理圖和 PCB 制作圖板了，如圖所示： 基于 FPGA的交通燈設計 10 圖 在選擇“ schematic”，就是添加原理圖制作文件，如圖 所示為原理圖制作窗口： 圖 自此就可以開始設計原理圖了。 AD14 是 Altium Designer 是原 Protel 軟件開發(fā)商 Altium 公司推出的一體化的電子產(chǎn)品開發(fā)系統(tǒng)，主要運行在 Windows 操作系統(tǒng)。因此用 FPGA 完成交通燈的設計不光要合理，更注重的是芯片的選用。一個十字路口的交通控制器，不光是交通燈的切換，更重要的是將十字路口的四個方向合理運轉，方向有東南西北，東西方向的紅綠燈狀態(tài)一樣，南北方向的紅綠燈狀態(tài)一樣，每個方向上，有四盞燈，分別是左轉燈、紅燈、綠燈和黃燈。 + 電壓是提供給 FPGA 內核的工作電壓， + 是 FPGA 內部PLL 的專用工作電壓。通過擴展接口可以將同樣的多塊 FPGA 板以層疊的形式集成在一起簡單擴充系統(tǒng)的 容量，相當于多塊硬盤結合成一塊大的硬盤，這樣不僅擴大了容量，還能省去不少空間。這種將設計實體分成內外部分的概念是 VHDL系統(tǒng)設計 的基本點。 Iverson 于 1962 年的時候提出了硬件描述語言（ VHDL），詳細的講解了 語言的基本內容和基本結構，以及利用該語言在各種層次上對數(shù)字系統(tǒng)的建模方法 ，從此之后，各國出現(xiàn)了多種硬件描述語言，比如美國的 DATA I/O 公司的 ABELHDL、 Verilog 公司開發(fā)的Verilog HDL 以及日本電子工業(yè)振興協(xié)會開發(fā)的 UDL/I 語言。 這種設計方案也是符合目前電子技術發(fā)展的方向基于 FPGA的交通燈設計 3 的，是比較合理。 經(jīng)研究調查發(fā)現(xiàn)，城市中擁堵的主要因素是由當前城市交通指揮制度以及管理機制等問題不完善造成的，現(xiàn)今城市正準備打造一個智慧城市，其中的包含智慧交通，而智能交通正是城市道路上最重要的一塊。 這就意味著 ，一旦選擇一種 PLC 之后，就只能按照該型號 PLC 的相關方式進行編編程，而且需要學習相關的設計語言規(guī)律，這些問題大大的的限制了PLC 的靈活性和多元性 。 若采用單片機 平臺 進行開發(fā)設計，其大致電路框架包括基于 單片 機 的主控電路、電源電