【正文】 ，以及 FPGA 芯片， LED 外部顯示燈，出貨裝置。 在這個(gè)領(lǐng)域 FPGA 技術(shù)是一個(gè)實(shí)現(xiàn)手段， FPGA 因?yàn)榫邆浣涌?，控制，功?IP，內(nèi)嵌 CPU 等特點(diǎn) ，有條件實(shí)現(xiàn)一個(gè)構(gòu)造簡單，固化程度高 ，功能全面的系統(tǒng)產(chǎn)品設(shè)計(jì) ，這 將是 FPGA 技術(shù)應(yīng)用最廣大的市場(chǎng) 。 相關(guān)技術(shù)的發(fā)展與應(yīng)用情況 1） FPGA 的應(yīng)用 FPGA 的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì) 。 可編程邏輯器件 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列， 是實(shí)現(xiàn) EDA的主流器件，他的特 點(diǎn)是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測(cè)試和實(shí)現(xiàn)快捷，開發(fā)效率高，成本低，上市時(shí)間短，技術(shù)維護(hù)簡單，工作可靠性強(qiáng)等 [3] 。 目前 ,無論是基于 Inter還 是基于移動(dòng)通信網(wǎng)或其他網(wǎng)絡(luò)平臺(tái) ,其運(yùn)作的機(jī)制都不太成熟 ,不過這并不影響自動(dòng)售貨機(jī)的發(fā)展?jié)摿Α，F(xiàn)如今長生了基于了一種用 FPGA 實(shí)現(xiàn)的自動(dòng)售貨機(jī)主控制系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)，通過此次畢業(yè)設(shè)計(jì)闡述了基于 FPGA的自動(dòng)售貨機(jī)的控制系統(tǒng)設(shè)計(jì)并進(jìn)行了軟件仿真和硬件設(shè)計(jì) 實(shí)驗(yàn)，實(shí)驗(yàn)表明該控制系統(tǒng)是可行的 [2] 。并且，為防止地球暖化，自動(dòng)售貨機(jī)的開發(fā)致力于能源的節(jié)省，節(jié)能型清涼飲料自動(dòng)售貨機(jī)成為該行業(yè)的主流。它又被稱為 24小時(shí)營業(yè)的微型超市。一般售貨機(jī)的錢幣裝置由投幣口、 選別裝置、確認(rèn) 錢幣 真?zhèn)蔚臋z查裝置、計(jì)算金額的計(jì)算裝置和找錢裝置組成。 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫 2）工程設(shè)計(jì)類題目的圖紙，要求部分用尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。 FPGA 內(nèi)部電路 的編程設(shè)計(jì)采用硬件描述語言（ VHDL）對(duì)自動(dòng)售貨機(jī)的功能進(jìn)行描述；選擇 ALTERA 公司的 FPGA 芯片為目標(biāo)器件。該課題將以 EDA 技術(shù)實(shí)現(xiàn)自動(dòng)售貨機(jī)控制系統(tǒng)設(shè)計(jì)。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。 涉密論文按學(xué)校規(guī)定處理。如果投入的金額達(dá)到購買物品的數(shù)值即發(fā)出售貨信號(hào)，并找出余錢。其產(chǎn)品特點(diǎn)是科技含量高； 24 小時(shí)服務(wù) ,售貨便利；無需專人盯守，省人工 ,省成本；售貨范圍廣泛；此外還是一種新穎獨(dú)特的廣告媒體。雖然日本的自動(dòng)售貨機(jī)總臺(tái)數(shù)低于 美國 （據(jù) 1997年的統(tǒng)計(jì)為 689萬臺(tái)），但是，從人口占有數(shù)來看卻是世界上最高的，美國平均 35人占有一臺(tái)， 6 而日本為 23人占有一臺(tái)。 未來發(fā)展和研究方向 隨著科技的發(fā)展及 人們生活水平的提高，自動(dòng)售貨機(jī)市場(chǎng)的發(fā)展呈現(xiàn)出多元化及個(gè)性化的需求，通過自動(dòng)售貨機(jī)進(jìn)行自助購物正逐漸成為市民的一種新的消費(fèi)時(shí)尚和追求高品質(zhì)生活的需要。進(jìn)入 21世紀(jì)時(shí)，自動(dòng)售貨機(jī)也將進(jìn)一步向節(jié)省資源和能源以及高功能化的方向發(fā)展。 EDA 技術(shù) EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫， 是一種以計(jì)算機(jī)為基礎(chǔ)的工作平臺(tái)；是利用電子技術(shù)，計(jì)算機(jī)技術(shù)，智能化技術(shù)等多種應(yīng)用學(xué)科的最新成果，開發(fā)出的一整套電子 CAD（計(jì)算機(jī)輔助設(shè)計(jì)）軟件；是一種幫助電子設(shè)計(jì)工程師從事電子元件產(chǎn)品和系統(tǒng)設(shè)計(jì)的綜合 技術(shù) [3] 。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是 ,將一項(xiàng)工程設(shè)計(jì)或稱設(shè)計(jì)實(shí)體 (可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可視部分 ,即端口 )和內(nèi)部 (或稱不可視部分 ) 。 在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè) 。在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有 EDA 的應(yīng)用。每個(gè) FLEX 10K 器件包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，它能讓設(shè)計(jì)人員輕松地開發(fā)出存儲(chǔ)器、數(shù)字信號(hào)處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。 圖 電源電路 鍵盤的設(shè)計(jì) 為了完成購物自動(dòng)售貨機(jī)必須有購物鍵，本課題所要求的是五個(gè)按鍵，其中四個(gè)是商品選擇鍵（熱狗，飲料，漢堡，雙層漢堡），剩下的一個(gè)按鍵為初始按鍵。自動(dòng)售貨機(jī)的硬件電路圖見附錄?；蛘咴谠O(shè)定時(shí)間內(nèi)，總幣值不足顧客購買的商品單價(jià)時(shí)，若需要取消交易則可按取消鍵，售貨機(jī)按不足錢數(shù)處理，退還全部硬幣。 控制狀態(tài)的設(shè)計(jì) 此售貨機(jī)分為三種狀態(tài)，每一個(gè)狀態(tài)能完成一定得 功能：初始狀態(tài)，投幣狀態(tài)，找零狀態(tài)。出貨找零，表示一次工作已經(jīng)結(jié)束，等待下一個(gè)信號(hào)到來，進(jìn)行新的售貨。 19 entity toubi is port (a1,a2,a5,en1,clk,reset:in std_logic。and clk39。039。en=39。139。 end if。en=39。 elsif a5=39。 end case。而 xuan_rg,xuan_hb,xuan_yl,xuan_schb 為四個(gè)輸出信號(hào)，與出貨模塊連接。 d: OUT integer range 0 to 8 )。 then d=1。039。xuan_hb=39。 then 22 d=4。139。xuan_rg=39。039。039。 end process。 END fenpi。Q =0。 Clr 為控制器發(fā)送給計(jì)數(shù)模塊的一個(gè)信號(hào)，當(dāng) clr 為 1時(shí)，計(jì)數(shù)器歸零。 end jishu。139。 end if。) then if (en=39。 end process。 end process。 ENTITY chuhuo IS PORT (xuan_rg,xuan_hb,xuan_yl,xuan_schb,en3 : IN STD_LOGIC。039。139。139。039。139。039。039。 END a。 b : OUT STD_LOGIC。 variable outp:data_out。 WHEN 7 = outp:=1011111。 d = outp(3)。 Clk 為控制系統(tǒng)的時(shí)鐘信號(hào)。 use 。 en1,en2, reset, clr,en3:out std_logic。 and clk39。 reset=39。di=0。c=0。 此段程序?yàn)槭圬洐C(jī)在初始狀態(tài)時(shí)的信號(hào)輸出，當(dāng) d輸入信號(hào)時(shí)進(jìn)入對(duì)比程序。c=0。 end if。139。 and bvar then en1=39。039。clr=39。139。139。 end a。 2 仿真過程中找零所得錢幣數(shù)目不能達(dá)到預(yù)期效果，通過調(diào)整主控模塊程序已得到解決。 同時(shí)我要感謝肖祖印等同學(xué)對(duì)我做畢業(yè)設(shè)計(jì)期間的幫助，由于他們的熱情幫助促使我能在規(guī)定時(shí)間內(nèi)完成我所做的課題，對(duì)于同學(xué)們的幫助我深懷感激之情。 . Hu。 主控模塊的仿真結(jié)果如下： 1 當(dāng) start 輸入為 0， t 輸入為 0， b 輸入為 5， d輸入為 4 時(shí)， c輸出為 1，clr 輸出為 1， en 輸出為 1， en1 輸出為 1， reset 輸出為 1，仿真結(jié)果如圖 所示 圖 c 輸出為 1， clr 輸出為 1， en 輸出為 1， en1 輸出 為 1， reset 輸出為 1 時(shí)的仿真結(jié)果 2 當(dāng) start 輸 入為 1， t 輸入為 0， b 輸入為 5， d輸入為 4 時(shí)， reset 輸出為1， clr 輸出為 0， en1 輸出為 0， en輸出為 0， en2 輸出為 0.，仿真結(jié)果為圖 所示 35 圖 reset 輸出為 1， clr 輸出為 0， en1 輸出為 0， en 輸出為0， en2 輸出為 0 時(shí)的仿真結(jié)果 3 當(dāng) start 輸入為 0， t 輸入為 1， b輸入為 2， d輸入為 4 時(shí)（ bd）， c輸出為 2， en1 輸出為 0， en2 輸出為 0， clr 輸出為 1， en 輸出為 0，仿真結(jié)果如圖 所示 圖 c 輸出為 2,en1 輸出為 0,en2 輸出為 0,clr 輸出為 1,en 輸出為 0 時(shí)的仿真結(jié)果 4 當(dāng) start 輸入為 0， t 輸入為 1時(shí)， b 輸入為 5，當(dāng)輸入為 4 時(shí)（ b=d）， c輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1， en2 輸出為 0，仿真結(jié)果如圖 所示： 36 圖 c 輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1，en2 輸出為 0 時(shí)的仿真結(jié)果 頂層模塊 頂層模塊為自動(dòng)售貨機(jī)軟件的總體部分，頂層模塊如圖 所示。139。en1=39。reset=39。 elsif t=39。 c=0 。139。039。039。 en1=39。039。 en1=39。en2=39。 if start=39。 di:out integer range 0 to 9)。 end state_pack。 en 為控制出貨模塊的信號(hào)，當(dāng) en值為 1時(shí)，確認(rèn)出貨模塊可以輸出商品。 f = outp(5)。 WHEN 9 = outp:=1111011。 31 WHEN 1 = outp:=0110000。 d : OUT STD_LOGIC。找零顯示模塊的輸入端接收來自控制模塊的輸入信號(hào)，輸出端外接 LED 顯示燈，由于找零的數(shù)目為范圍為 0至 8，因此只需要一個(gè) LED 顯示燈，輸出信號(hào)為 a， b， c， d， e， f，g。039。039。039。139。039。039。039。 END chuhuo。 27 此段程序?yàn)槭挥?jì)數(shù)的情況，當(dāng) bcd 為 011（ 30）時(shí)發(fā)生進(jìn)位，然后 bcd10n歸零。139。 and bcd1n=1001) then if (bcd10n=011) then bcd10n=000。 process (clk,en,clr) begin if(clr=39。139。 signal bcd10n: std_logic_vector(2 downto 0)。計(jì)數(shù)模塊如圖 所示。 END IF。 SIGNAL DIVCLK: STD_LOGIC。 通過程序所得仿真結(jié)果如下： 1． 當(dāng) reset 輸入為 1， en2 輸入為 0， a8 輸入為 1時(shí)， d輸出應(yīng)當(dāng)為 0，仿真結(jié)果如圖 所示： 圖 reset 輸入為 1， en2 輸入為 0， a8 輸入為 1 時(shí)的仿真結(jié)果 2 當(dāng) reset 輸入為 0， en2 輸入為 0， a8 輸入為 1 時(shí)， d輸出為 0，仿真結(jié)果如圖 ： 23 圖 reset 輸入為 0， en2 輸入為 0， a8 輸入為 1 時(shí)的仿真結(jié)果 3 當(dāng) reset 輸入為 0， en2輸入為 1,a8 輸入為 1時(shí)， d 輸出為 8,xuan_schb輸出為 1，仿真結(jié)果如圖 所示： 圖 en2 輸出為 2 時(shí)的仿真結(jié)果 分頻模塊 分頻模塊是用來將外來的時(shí)鐘信號(hào)進(jìn)行分頻，有硬件系統(tǒng)已經(jīng)知道，選用的時(shí)鐘信號(hào)是由外部的 6MHZ 的晶振提供的，通過分頻模塊進(jìn)行分頻以后將得到周期為 1HZ的信號(hào)。039。039。xuan_hb=39。139。139。xuan_schb=39。139。139。 ARCHITECTURE a OF yima IS BEGIN process(a1,a3,a4,a8) begin if reset=39。當(dāng) en2 為 1 時(shí)，商品可以進(jìn)行選擇，當(dāng) en2 為 0時(shí)，四個(gè)商品選擇鍵無效。 end process。 then qian:=qian+5。 elsif a2=39。 when 1= if en1=39。139。 elsif a2=39。139。 if reset=39。 en: out std_logic)。 是 是 否