【正文】 ulate in order to realize the function every article describes the use of VHDL language and MAXPLUS Ⅱ simulation, to achieve the vending machine39。 本文是通過使用 VHDL 語言，基于 FPGA 可編程芯片，并通過使用 MAXPLUSⅡ軟件進行程序設計，模擬仿真，功能驗證，以更好的來 理解和掌握 自動售貨機控制系統(tǒng) 的工作原理和設計方法 ，以及 學習和掌握基于 EDA 的電子產品設計方法， 進一步加深對 VHDL 語言以及 MAXPLUSⅡ軟件、 FPGA 可編程芯片的認識與了解。若在 10秒內，再次選中飲料，則再次等待。除了含有許多具有硬件特征的語句外 ,VHDL 的語言形 式 ,以及描述風格與句法 ,類似于一般的計算機一個電路模塊或一高級語言 ,如 C 語言。 1986 年，有人提議 VHDL 語言作為 IEEE 標準。下面分別介紹： 實體：實體是用于描述所設計電路系統(tǒng)的外部接口信號，系統(tǒng)的輸入輸出端口及屬性都是在實體中定義的。一個構造體可能是行為而另一個可能是一個結構描述的設計。 庫：庫存放已經編譯的實體、構造體、包集合和配置。例如，電流驅動能力的一個緩沖區(qū)或最高工作溫度的裝置。在構造體中各種信號協(xié)調工作，最后得到所需的輸出，傳送到輸出端口和外部進行交流。 關鍵字“實體”是開始一個實體聲明的標志，在整本文的說明中，標準封裝中關鍵字的語言和類型全部用大寫字母來顯示。輸出端口也是位寬類型。 BEGIN select = 0 WHEN s0 = ‘ 0’ AND s1 = ‘ 0’ ELSE1 WHEN s0 = ‘ 1’ AND s1= ‘ 0’ ELSE2 WHEN s0 = ‘ 0’ AND s1 = ‘ 1’ ELSE3。 在關鍵字 ARCHITECTURE 和 BEGIN 的文字區(qū)域是本地信號和供日后使用的組件。 與結構無關 ： Max+plusⅡ 系統(tǒng)的核心 Complier支持 Altera公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic 可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán) 境。 波形編輯器 (Waveform Editor)： 在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF 文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形使用時只要將欲輸入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 ” 1”。 編程文件的產生 : 編譯器中的裝配程序 (Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件： EPROM 配置文件（ *.POF）例如 ,MAX7000S 系列 SRAM 文件（ *.SCF）例如 ,FLEX8000系列的配置芯片 EPROM JEDEC 文件 (*.JED) 十六進制文件 (*.HEX) 文本文件 (*.TTF) 串行 BIT 流文件 (*.SBF) 仿真 :當設計文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進行行為仿真了 ,通過仿真 可以檢驗設計的邏輯關系是否準確。 (4)、編程與驗證：用經過仿真確認后的編程文件通過編程器（ Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。若需要某個特定項目的幫助信息，可以同時按 Shift+F1鍵或者選用工具欄中的快速幫助按鈕“ ”。顧客選擇一種商品或多種則進入投幣狀態(tài)。其輸入端口包括 clk、 coin1(投入一元貨幣 )、 coin5(投入 5元貨幣 )、 price2(選擇 2元的商品 )、 price3(選擇 3元的商品 )，輸出端口有 paid(已投入多少錢 )、 needed(還需要多少錢 )、 moneyout(找零 )、 success(燈亮表示交易成功 )、 failure(燈亮表示交易失敗 )、自動售貨機的設計與實現(xiàn) 13 showmoneyout(燈亮表示正在找零 )。 各模塊的連接 各模塊的連接如圖 3所示： 圖 3 硬件模塊連接圖 如圖 3所示，左邊的 5個端口為輸入端口，連接的模塊是主控模塊。當投幣夠了，即進入 d 狀態(tài)（出貨找零）。 圖 7 主控模塊交易成功且找零的仿真 如圖 7所示：選擇 3元商品后，在 10秒內，再次選擇 2元商品；所需貨幣先為 3元，后為5元，此后，在一定時限內先后投入 1元和 5元，所需貨幣分別變?yōu)?4元， 0元， success 為高電平，表示交易成功。源程序見附錄的主控模塊。 BCD 碼譯碼的仿真 圖 11 BCD碼譯碼的仿真 如圖 11所示：將從 0到 7各位 BCD 碼轉化為七段譯碼顯示出來，其中 7E 在七段數(shù)碼管上顯示 0,30顯示 1,6D 顯示 2等等。源程序見附錄的頂層文件。 參考文獻 [1] 李仁發(fā)，凌純清，徐成 .VHDL 數(shù)字系統(tǒng)設計（第二版） . 北京：電子工業(yè)出版社出版 . 2020 [2] 甘歷 VHDL應用于開發(fā)實踐 . 北京：科學出版社 .2020 [3] Mark Zwolinski Digital System Design with :Publishing House of Electronics [4]王曉峰．電子設計的 EDA 技術應用 [J]．長春師范學院學報：自然科學版 ， 2020， 24(5)： 55— 56． [5]DOULOS A． The designer S guide to VHDL[EB／ OL]． [2020— 06— 06]． [6]侯伯亨． VHDL 硬件描述語言與數(shù)字邏輯電路設計 [M]．陜西：西安電子科技大學出版社， 1999．東方人華． MAX+PLUS I1 入門與提高 [M]．北京：清華大學出版社， 2020 附錄： 自動售貨機的設計與實現(xiàn) 19 系統(tǒng)各功能模塊的實現(xiàn)： 主控模塊的完整程序如下： Library ieee。 paid:out std_logic_vector(3 downto 0)。 signal current_state :state_type:=qa。139。moneyout=0000。139。 Else pricetemp:=pricetemp+3。or coin5=39。 neededtemp:=0000。 自動售貨機的設計與實現(xiàn) 21 needed=neededtemp。 if price2=39。 needed=neededtemp。 else current_state=qa。139。 自動售貨機的設計與實現(xiàn) 22 backmoney:=0000。 and coin5/=39。139。 if backmoney0000 then showmoneyout=39。q=0。 use 。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0001。 end one。 when0001=q=0110000。 when1001=q=1110011。 use 。 coin5:in std_logic。 moneyout:out std_logic_vector(3 downto 0) )。 bcd1:out std_logic_vector(3 downto 0) )。 end ponent。 q:out std_logic_vector(6 downto 0))。 signal p,n,mo:std_logic_vector(3 downto 0)。 u6:code23 port map(d=s3,q=needed_lcd0)。 u8:code25 port map(d=s5,q=Mout_lcd0)。 自動售貨機的設計與實現(xiàn) 28 begin u0:shouhuojioriginal port map(clk=clk1,coin1=C1,coin5=C5,price2=P2,price3=P3, success=s,failure=f,showmoneyout=showout,paid=p,needed=n,moneyout=mo)。 ponent code25 port(d:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(6 downto 0))。 ponent code13 port( b:in std_logic_vector(3 downto 0)。 ponent code11 port( b:in std_logic_vector(3 downto 0)。 price3:in std_logic。 C1,C5,P2,P3:in std_logic。 end case。 when0011=q=1111001。 use 。bcd1=0001。bcd1=0001。bcd1=0000。bcd1=0000。 bcd0:out std_logic_vector(3 downto 0)。 end case。 moneyout=backmoney。139。 then if q10 then q=