【正文】 u3:code13 port map(b=mo,bcd0=s5,bcd1=s6)。 q:out std_logic_vector(6 downto 0))。 end ponent。 end top。 when0110=q=1011111。 when others=null。 when1000=bcd0=1000。 architecture one of code1 is begin process(b) begin case b is when0000=bcd0=0000。q=0。 else q=0。 backmoney:=paidtemppricetemp。 when qe=failure=39。 or price3=39。 else paidtemp:=paidtemp+5。139。q=0。 moneyout:out std_logic_vector(3 downto 0))。本文所用的 VHDL語言雖然語法規(guī)則與其他計算機高級語言如 C語言在很多方面很類似 ,但它畢竟是硬件描述語言 ,其本質(zhì)作用在于描述硬件 ,因而會受到硬件環(huán)境的限制。 自動售貨機的設(shè)計與實現(xiàn) 17 二進制譯碼的仿真 圖 10 二進制譯碼的仿真 如圖 10所示：分別將從 0到 F 各位二進制數(shù)轉(zhuǎn)換為兩位的 BCD 碼數(shù)。源程序見附錄的主控模塊。該模塊的原理是將一個 4位的二進制數(shù)轉(zhuǎn)換成 2個 4位的 BCD 碼，分別為高 4位和低 4位。 3個發(fā)光二極管分別用來顯示交易成功、交易失敗、正在找零。 (2)、編譯： 先根據(jù)設(shè)計要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。 Opencore 特征 ： Max+plusⅡ 軟件具有開放核的特點，允許設(shè)計人員添加自己認(rèn)為有價值的宏函數(shù)。該實體的構(gòu)架是一種被稱為多路復(fù)用的描述。 6 個端口，一個是輸入端口，另一個是輸出端口。 自動售貨機的設(shè)計與實現(xiàn) 6 在 VHDL 語言程序中，最重要的就是實體和構(gòu)造體部分。 包集合：包集合存放各種設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。而 VHDL 語言有不同于軟件編程語言，在編程結(jié)構(gòu)和規(guī)范上有自己的特點，在此，本文就從簡單介紹 VHDL語言基礎(chǔ)開始。 （ 5）相應(yīng)顯示有延時和時控功能。隨著商品市場的不斷繁榮，自動售貨機和自動服務(wù)設(shè)施必將逐步得到廣泛的應(yīng)用。特別在發(fā)達(dá)國家，自動售貨機已經(jīng)十分普及，自動售貨機可售出各種成型包裝小商品，各種袋裝，盒裝，軟瓶裝等小商品。 自動售貨機的設(shè)計與實現(xiàn) 4 （ 3）用按鍵模擬投入 1元， 5元兩種貨幣，可連續(xù)投幣，同時顯示投入的金額和還應(yīng)投入的 金額。它的出現(xiàn)為電子設(shè)計自動化的普及和推廣奠定了堅實的基礎(chǔ)。 配置聲明是用來約束一個組件實例的一雙實體架構(gòu)。例如，如果一個實體是一個門級模型的上升和下降延遲，上升和下降延誤的 值才能通過成為實體與仿制。如果標(biāo)準(zhǔn)型是少量的。 END dataflow。 豐富的設(shè)計庫 ： Max+plusⅡ 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74系列的全部器 件 和多 種 特殊 的邏 輯功 能 （ MacroFunction ）以 及 新型 的參 數(shù) 化的 兆功 能（ MageFunction）。 器件編程 :當(dāng)設(shè)計全部完成后 ,就可以將形成的目標(biāo)文件下載到芯片中 ,實際驗證設(shè)計的準(zhǔn)確性。這里的“特定項目”，可以包含某個器件的圖形、文本編輯中的單詞，菜單選項，甚至可以是一個彈出的窗口。 二進制譯碼模塊：該模塊有一個輸入端和兩個輸出端。 3 仿真時序圖 主控模塊的仿真 圖 4 主控模塊只選一次但不投幣的仿真 如圖 4所示：選擇 3元商品，不再投幣，所需貨幣顯示 3元， 10 秒后， failure 為高電平，表示交易失敗，延時顯示后，回到初始狀態(tài)。此后，在一定時限內(nèi)投入 1元，所需貨幣顯示 4元，其后，等待再次投幣，若超過一定時限（ 10秒）不再投幣，認(rèn)為放棄， failure 為高電平，表示交易失敗。在自動售貨機系統(tǒng)的 3個模塊中，最重要的 是主控模塊，其它還有二進制譯碼模塊和 BCD碼譯碼模塊。 success:out std_logic。neededtemp:=0000。139。 then if coin1=39。 if q8 then q=q+1。 else current_state=qe。 else paidtemp:=paidtemp+5。 then if q10 then q=q+1。 moneyout=backmoney。 bcd0:out std_logic_vector(3 downto 0)。bcd1=0000。bcd1=0001。 when0011=q=1111001。 C1,C5,P2,P3:in std_logic。 ponent code11 port( b:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(6 downto 0))。 自動售貨機的設(shè)計與實現(xiàn) 28 begin u0:shouhuojioriginal port map(clk=clk1,coin1=C1,coin5=C5,price2=P2,price3=P3, success=s,failure=f,showmoneyout=showout,paid=p,needed=n,moneyout=mo)。 u6:code23 port map(d=s3,q=needed_lcd0)。 q:out std_logic_vector(6 downto 0))。 bcd1:out std_logic_vector(3 downto 0) )。 coin5:in std_logic。 when1001=q=1110011。 end one。bcd1=0000。bcd1=0000。q=0。139。 自動售貨機的設(shè)計與實現(xiàn) 22 backmoney:=0000。 else current_state=qa。 if price2=39。 neededtemp:=0000。 Else pricetemp:=pricetemp+3。moneyout=0000。 signal current_state :state_type:=qa。 參考文獻(xiàn) [1] 李仁發(fā)，凌純清，徐成 .VHDL 數(shù)字系統(tǒng)設(shè)計（第二版） . 北京：電子工業(yè)出版社出版 . 2020 [2] 甘歷 VHDL應(yīng)用于開發(fā)實踐 . 北京：科學(xué)出版社 .2020 [3] Mark Zwolinski Digital System Design with :Publishing House of Electronics [4]王曉峰．電子設(shè)計的 EDA 技術(shù)應(yīng)用 [J]．長春師范學(xué)院學(xué)報：自然科學(xué)版 ， 2020， 24(5)： 55— 56． [5]DOULOS A． The designer S guide to VHDL[EB／ OL]． [2020— 06— 06]． [6]侯伯亨． VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M]．陜西：西安電子科技大學(xué)出版社， 1999．東方人華． MAX+PLUS I1 入門與提高 [M]．北京：清華大學(xué)出版社， 2020 附錄： 自動售貨機的設(shè)計與實現(xiàn) 19 系統(tǒng)各功能模塊的實現(xiàn)： 主控模塊的完整程序如下： Library ieee。 BCD 碼譯碼的仿真 圖 11 BCD碼譯碼的仿真 如圖 11所示：將從 0到 7各位 BCD 碼轉(zhuǎn)化為七段譯碼顯示出來，其中 7E 在七段數(shù)碼管上顯示 0,30顯示 1,6D 顯示 2等等。 圖 7 主控模塊交易成功且找零的仿真 如圖 7所示：選擇 3元商品后，在 10秒內(nèi)，再次選擇 2元商品；所需貨幣先為 3元，后為5元，此后，在一定時限內(nèi)先后投入 1元和 5元，所需貨幣分別變?yōu)?4元， 0元， success 為高電平，表示交易成功。 各模塊的連接 各模塊的連接如圖 3所示： 圖 3 硬件模塊連接圖 如圖 3所示，左邊的 5個端口為輸入端口，連接的模塊是主控模塊。顧客選擇一種商品或多種則進入投幣狀態(tài)。 (4)、編程與驗證：用經(jīng)過仿真確認(rèn)后的編程文件通過編程器（ Programmer）將設(shè)計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。 波形編輯器 (Waveform Editor)： 在進行邏輯電路的行為仿真時，需要在所設(shè)計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF 文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形使用時只要將欲輸入波形的時間段用鼠標(biāo)涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 ” 1”。 在關(guān)鍵字 ARCHITECTURE 和 BEGIN 的文字區(qū)域是本地信號和供日后使用的組件。輸出端口也是位寬類型。在構(gòu)造體中各種信號協(xié)調(diào)工作，最后得到所需的輸出，傳送到輸出端口和外部進行交流。 庫：庫存放已經(jīng)編譯的實體、構(gòu)造體、包集合和配置。下面分別介紹： 實體：實體是用于描述所設(shè)計電路系統(tǒng)的外部接口信號，系統(tǒng)的輸入輸出端口及屬性都是在實體中定義的。除了含有許多具有硬件特征的語句外 ,VHDL 的語言形 式 ,以及描述風(fēng)格與句法 ,類似于一般的計算機一個電路模塊或一高級