【正文】 39 參 考 文 獻 1 袁亞恒，周偉 .基于 VHDL 的自動售貨機設計 [J],武漢理工大學學報，信息管理工程版 .20xx（ 12）： 135138 2 范文萍，吳定雪 .基于 FPGA 的自動售貨機主控制系統(tǒng)的設計與實現 [J],信息化縱橫 .20xx（ 14）： 2830 3 宋瀟，李佩佩，韓瑩 瑩 .自動售貨機控制設計 [J],科技信息 ,機械與電子 .20xx（ 33）： 119120 4 譚衛(wèi)澤 ,徐暢 .面向 FPGA 器件的 VHDL 語言優(yōu)化設計方法 [J],南寧職業(yè)技術學院學報 .20xx(4)： 90110 5 陳志剛 . VHDL 語言在電路設計中的優(yōu)化 [J], 電子測試 .20xx(9)： 135140 6 周潤雅等 .基于 QuartusII 的 FPGA/CPLD 數字系統(tǒng)設計實例 [M],北京：電子工業(yè)出版社， 20xx 7 張凱，林偉 .VHDL 實例剖析 [M],北京：國防工業(yè)出版社， 20xx 8 姜雪松，吳鈺淳，王鷹 .VHDL 設計實例與仿真 ,北京：機械工業(yè)出版社，20xx:302348. 9 潘松，王國棟 .VHDL 實用教程 .成都：電子科技大學出版社， 20xx 10 徐光軍，徐光輝 .CPLD/FPGA 的開發(fā)與應用 .北京：電子工業(yè)出版社， 20xx 11 PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,20xx(1865):3235 12 . Wu。en3=39。139。139。 when qb= if t=39。 current_state=qa。 else case current_state is when qa= if d=0 then current_state=qa。event。 package state_pack is type state is(qa,qb)。 e = outp(4)。 begin CASE di IS WHEN 0 = outp:=1111110。 出貨模塊的仿真結 果如下： 1 當輸入信號 en 為 1， xuan_rg 信號為 1時， chu_rg 信號為 1，仿真結果如圖 所示： 圖 chu_rg 信號為 1 時的仿真結果 2 當輸入信號 en 為 0， xuan_rg 信號為 1時， chu_rg 信號為 0，仿真結果如圖 所示 ： 圖 chu_rg 信號為 0 時的仿真結果 找零模塊 找零模塊的作用是對購物結束后的所需找零數目進行顯示。chu_schb=39。 elsif xuan_schb=39。 chu_hb=39。 chu_rg,chu_hb,chu_yl,chu_schb:OUT STD_LOGIC)。 process (en,bcd10n) begin if (en=39。 end process。 architecture a of jishu is signal bcd1n: std_logic_vector(3 downto 0)。 END IF。 END a。xuan_rg=39。 and en2=39。039。xuan_rg=39。 reset 與 en2 信號來自主控模塊，當 reset 為 1 時模塊進 21 入初始狀態(tài)，進行選擇。139。 end if。139。 event。 設計流程圖 17 圖 流程圖 模塊分類 此售貨機模塊包括：投幣處理模塊，商品選擇模塊，投幣模塊，分頻模塊，控制器模塊，計時模塊， LED 燈顯示模塊，找零模塊，出貨模塊，如圖 所示。 （ 5）當顧客完成一次購買后或按錯按鈕后，需要設置一個重新開始按鈕，使整個系統(tǒng)恢復到初始狀態(tài)。關于輸入按鍵的信號發(fā)生情況將在下文中的軟件系統(tǒng)設計中闡述，這里就不多敘述，按鍵選用的是 SW_PB，按鍵的硬件部分如圖 所示。目前 EDA 技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。在對一個設計實體定義了外部界面后 ,一旦 9 其內部開發(fā)完成 ,其他的設計就可以直接調用這個實體。 作為一種商務工具 ,自動售貨機在生活中應用愈加廣泛 ,綜合分析現代自動售貨 7 機的研究現狀和研究重點 ,以及自動售貨機所處的市場現狀和對社會的影響，根據日本、美國等國家的經驗 ,自動售貨機將在全球范圍內得到更大的普及。 自動售貨機的研究現狀 現在，自動售貨機產業(yè)正在走向信息化并進一步實現合理化。指示裝置用以指示顧客所選商品的品種。 作 者 簽 名： 日 期： 指導教師簽名： 日 期： 使用授權說明 本人完全了解 大學關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電子版 ，并提供目錄檢索與閱覽服務；學校可以采用影印、縮印、數字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績热?。 該課題包含 兩部分 ：硬件系統(tǒng)設計和 FPGA 內部電路的編程設計。 ：任務書、開題報告、外文譯文、譯文原文（復印件）。 自動售貨機的歷史 自動售貨機是一種全新的商業(yè)零售形式， 20世紀 70年代自日本和歐美發(fā)展起來。 FPGA 具有可靠性高、編程簡單、維護方便等優(yōu)點，已在工業(yè)控制領域得到廣泛應用。 EDA 技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 這方面主要是 FPGA 技術 和專業(yè)技術的結合問題， 此外，關 與專業(yè)客戶的界面問題 ， 產品設計 分為 專業(yè)工具類產品及民用產品，前者重點在性能，后者對價格敏感 ， 產品設計以實現產品功能為主要目的 。 FLEX10K10 主要特點如下： （ 1）它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個器件中的系統(tǒng)集成，具有實現宏函數的嵌入式陣列和實現普通功能的邏輯陣列； （ 2）高密度，它具有 10000— 150000 個可用門，高達 40960位內部 RAM； （ 3）系統(tǒng)支持多電壓 IO 接口； （ 4）低功耗，系統(tǒng)維持狀態(tài)小于 ； （ 5）靈活的內部連接，快速、可預測連線延時的快速通道連續(xù)式分布結構； （ 6）增強功能的 IO引腳，每個引腳都有一個獨立的三臺輸出使能控制和每個 IO引腳都有漏極開路選擇； FLEX10K 引腳簡介 EPF10K10 有 84I/O 口，其豐富的 IO 資源，適用于速度要求高或需要較多的 I/O引腳電路或系統(tǒng)中適用。 設計思想 功能要求 （ 1）該系統(tǒng)能完成對貨物信息的存儲、進程控制、錢幣處理、余額計算和顯示功能。當顧客購買錯誤或不再購買時按下 start 重新進入初始狀態(tài)。 en: out std_logic)。139。139。 elsif a2=39。 end process。 ARCHITECTURE a OF yima IS BEGIN process(a1,a3,a4,a8) begin if reset=39。139。139。xuan_hb=39。039。 SIGNAL DIVCLK: STD_LOGIC。計數模塊如圖 所示。139。 and bcd1n=1001) then if (bcd10n=011) then bcd10n=000。 27 此段程序為十位計數的情況，當 bcd 為 011（ 30）時發(fā)生進位，然后 bcd10n歸零。039。039。039。039。 d : OUT STD_LOGIC。 WHEN 9 = outp:=1111011。 en 為控制出貨模塊的信號，當 en值為 1時，確認出貨模塊可以輸出商品。 di:out integer range 0 to 9)。en2=39。039。039。139。 elsif t=39。en1=39。 主控模塊的仿真結果如下： 1 當 start 輸入為 0， t 輸入為 0， b 輸入為 5， d輸入為 4 時， c輸出為 1，clr 輸出為 1， en 輸出為 1， en1 輸出為 1， reset 輸出為 1，仿真結果如圖 所示 圖 c 輸出為 1， clr 輸出為 1， en 輸出為 1， en1 輸出 為 1， reset 輸出為 1 時的仿真結果 2 當 start 輸 入為 1， t 輸入為 0， b 輸入為 5， d輸入為 4 時， reset 輸出為1， clr 輸出為 0， en1 輸出為 0， en輸出為 0， en2 輸出為 0.，仿真結果為圖 所示 35 圖 reset 輸出為 1， clr 輸出為 0， en1 輸出為 0， en 輸出為0， en2 輸出為 0 時的仿真結果 3 當 start 輸入為 0， t 輸入為 1， b輸入為 2， d輸入為 4 時（ bd）， c輸出為 2， en1 輸出為 0， en2 輸出為 0， clr 輸出為 1， en 輸出為 0，仿真結果如圖 所示 圖 c 輸出為 2,en1 輸出為 0,en2 輸出為 0,clr 輸出為 1,en 輸出為 0 時的仿真結果 4 當 start 輸入為 0， t 輸入為 1時， b 輸入為 5，當輸入為 4 時（ b=d）， c輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1， en2 輸出為 0，仿真結果如圖 所示： 36 圖 c 輸出為 1， en 輸出為 0， en1 輸出為 0， clr 輸出為 1，en2 輸出為 0 時的仿真結果 頂層模塊 頂層模塊為自動售貨機軟件的總體部分，頂層模塊如圖 所示。 同時我要感謝肖祖印等同學對我做畢業(yè)設計期間的幫助，由于他們的熱情幫助促使我能在規(guī)定時間內完成我所做的課題，對于同學們的幫助我深懷感激之情。 end a。139。039。139。c=0。c=0。 reset=39。 en1,en2, reset, clr,en3:out std_logic。 Clk 為控制系統(tǒng)的時鐘信號。 WHEN 7 = outp:=1011111。 b : OUT STD_LOGIC。039。139。139。039。 end process。) then if (en=39。139。 Clr 為控制器發(fā)送給計數模塊的一個信號，當 clr 為 1時，計數器歸零。 END fenpi。039。xuan_rg=39。 then 22 d=4。039。 d: OUT integer range 0 to 8 )。 end case。en=39。139。039。 19 entity toubi is port (a1,a2,a5,en1,clk,reset:in std_logic。 控制狀態(tài)的設計 此售貨機分為三種狀態(tài)，每一個狀態(tài)能完成一定得 功能：初始狀態(tài)，投幣狀態(tài)，找零狀態(tài)。自動售貨機的硬件電路圖見附錄。每個 FLEX 10K 器件包括一個嵌入式陣列和一個邏輯陣列，它能讓設計人員輕松地開發(fā)出存儲器、數字信號處理器以及特殊邏輯等強大功能于一身的芯片。 在不遠的將來，通用和專用 IP 的設計將成為一個熱門行業(yè) 。 EDA 技術 EDA 是電子設計自動化（ Electronic Design Automation）的縮寫， 是一種以計算機為基礎的工作平臺；是利用電子技術，計算機技術，智能化技術等多種應用學科的最新成果，開發(fā)出的一整套電子 CAD（計算機輔助設計）軟件；是一種幫助電子設計工程師從事電子元件產品和系統(tǒng)設計的綜合 技術 [3] 。 未來發(fā)展和研究方向 隨著科技的發(fā)展及