【正文】 本人完全意識到本聲明的法律后果由本人承擔(dān)。 IF(TEM=63) THEN TEM:=000000。139。 ADDR: IN STD_LOGIC_VECTOR(4 DOWNTO 0)。) THEN IF(COUNT_SIGNAL=320) THEN COUNT_SIGNAL=0。 END PROCESS。 END VER1。 USE 。 END COMPONENT。 END IF。 USE 。 OUTPUT: OUT STD_LOGIC)。039。 ENTITY REGISTERN IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。最后將這些模塊連接起來實現(xiàn)了一個 8 通道的簡易邏輯分析儀，從仿真結(jié)果可以看到本次設(shè)計是正確的，比較好的完成了這次課題設(shè)計。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 640 分頻器 FREQ 的實現(xiàn) 由于數(shù)字信號發(fā)生器產(chǎn)生的每個數(shù)據(jù)周期是 10us，而我們的 RAM 需要實現(xiàn)在一個周期中，先寫入 32 個數(shù)據(jù)，再讀出 32 個數(shù)據(jù)的功能。從仿真圖可以看出此數(shù)字信號發(fā)生器模塊功能完全符合所需要求。從仿真圖可以看出，在使能信號 EN=1， SET和 RESET 為 0 時，在每個時鐘上升沿到來時，都可以將預(yù)置的信號輸出，因此該模塊功能滿足所需要求。 （ 4）分頻器：分頻器在接收到觸發(fā)電路發(fā)出的使能信號 ABLE 后開始工作，將有源晶振輸入的 1MHz 時鐘進(jìn)行 640 分頻，得到周期為 640us 的時鐘信號，其實就是分頻后的一個時鐘周期相當(dāng)于系統(tǒng)時鐘的 64 個周期。觸發(fā)之后，將觸發(fā)信號輸出到 RAM 中作為 RAM 的片選信號，再由 RAM對 8 通道的數(shù)據(jù)流進(jìn)行一次采集、存儲 ,每通道儲存深度為 32bit，并且進(jìn)行輸出顯示。而大部分高校又覺得沒有必要購買高精確度邏輯分析儀，因為覺得學(xué)校環(huán)境用不著。 FPGA 靈活的現(xiàn)場可更改性，使得在有需要時可以對系統(tǒng)進(jìn)行非常方便的改進(jìn)。本系統(tǒng)根據(jù)邏輯分析儀所要實現(xiàn)的各項功能分別編程設(shè)計了對應(yīng)的功能模塊，分別是觸發(fā)模塊，數(shù)據(jù)緩存模塊，分頻模塊以及存儲器模塊，并分別進(jìn)行了仿真驗證，在此基礎(chǔ)上，完成了系統(tǒng)電路的設(shè)計與仿真。 1973 年美國 HP 公司和BIOMATION 公司分別研發(fā)出了狀態(tài)分析儀和定時分析儀。第二章為設(shè)計方案，分別介紹了本次課題設(shè)計的設(shè)計任務(wù)，基本要求，并著重分析了本次設(shè)計的總體設(shè)計方案及其框圖。 FPGA 簡介 FPGA（ FieldProgrammable Gate Array） ， 即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。根據(jù)以上的要求，設(shè)計出來的簡易邏輯分析儀的系統(tǒng)實現(xiàn)框圖如圖 所示。之后 OE 會進(jìn)入低電平狀態(tài)， RAM 讀出 32 個數(shù)據(jù)。 圖 任意 分頻器元件符號 圖 圖 帶異步置位 /復(fù)位通用寄存器仿真圖 圖 分頻器 時序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 12 圖 中， CLK 為時鐘信號， OUTPUT 為輸出信號。 觸發(fā)模塊的仿真結(jié)果如圖 所示。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。從仿真圖看出，該模塊很好地實現(xiàn)了所需要的功能，完全符合設(shè)計要求。 本次設(shè)計還可以做一些擴(kuò)展，比如可以通過更改 RAM 的存儲深度，計數(shù)器的地址數(shù)以及對分頻器程序做出修改從而改變存儲深度；也可以提高系統(tǒng)時鐘頻率，實現(xiàn)更高的采樣率。039。) THEN IF(EN=39。EVENT AND CLK=39。 ARCHITECTURE AA OF SHIFTX IS SIGNAL TMP : STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 ENTITY SHU IS PORT( CLKU,ENU,SETU,RESETU,CLK1,LOADA :IN STD_LOGIC。)。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 OUTPUT : OUT STD_LOGIC)。 END IF。 END RAM5。 END IF。 END IF。 ：任務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。039。039。 USE 。139。EVENT AND CLK=39。) THEN IF (INPUTM(7 DOWNTO 0)=INPUTN(7 DOWNTO 0)) THEN PEQ=39。 BEGIN REG_1:REGISTERN PORT MAP(D=DU,CLK=CLKU,EN=ENU,SET=SETU,RESET=RESETU,Q=REGOUT)。 OUTPUT: OUT STD_LOGIC)。039。 OUTPUT=MIDL。 END PROCESS。 ELSIF(SET=39。 其次還要感謝大學(xué)四年來所有的老師們，為我們打下了電子專業(yè)知識的基礎(chǔ)，如果沒有這些知識，完成設(shè)計幾乎不可能。在 OE 高電平持續(xù)期間， RAM寫入數(shù)據(jù)，之后在 OE 低電平期間再讀出寫入的數(shù)據(jù)。 該模塊的作用： RAM 作為整個設(shè)計中最核心的模塊，需要完成數(shù)據(jù)的采集和處理工作。 該模塊的作用：數(shù)字信號發(fā)生器產(chǎn)生的數(shù)據(jù)流在源源不斷輸出到觸發(fā)電路的同時，也會不斷的輸出到這一模塊。從圖中可以看出，當(dāng)時鐘信號上升沿到來且 LOAD 信號處于低電平時 ， 循環(huán)移位寄存器開始工作產(chǎn)生數(shù)據(jù)流 。 CLOCK 時鐘主要負(fù)責(zé)控制循環(huán)移位寄存器。 其中預(yù)置寄存器 中預(yù)置的信號由外部 輸入。 本次設(shè)計采用 FPGA 的設(shè)計方法主要考慮到 FPGA 的高靈活性，可更改性特點。傳統(tǒng)的示波器在這時候就顯得心有余而力不足，無法滿足我們的一些要求。它們正在電子儀器儀表等領(lǐng)域的數(shù)字電子系統(tǒng)設(shè)計工作中發(fā)揮著越來越重要的作用。蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 目 錄 摘 要 ..................................................... 1 Abstract ...................................................... 2 前 言 ..................................................... 3 第一章 概述 ................................................. 4 選題背景 ............................................. 4 FPGA 簡介 ........................................... 4 第二章 設(shè)計方案 ............................................. 6 設(shè)計任務(wù)和要求 ....................................... 6 總體設(shè)計方案 ......................................... 6 第三章 系統(tǒng)子模塊實現(xiàn)與仿真 分析 .............................. 9 數(shù)字信號發(fā)生器 實現(xiàn)與仿真 ............................... 9 數(shù)字信號發(fā)生器的軟件流程圖和組成框圖 ............. 9 帶異步置位 /復(fù)位的通用八位寄存器 ................ 10 任意分頻器 .................................... 11 循環(huán)移位寄存器 ................................ 12 數(shù)字信號發(fā)生器仿真 ............................. 13 觸發(fā)電路 實現(xiàn)與仿真 ................................... 14 存儲器 REGN 的實現(xiàn) 與仿真 ............................. 15 640 分頻器 FREQ 的實現(xiàn) 與仿真 .......................... 16 存儲器 RAM 的實現(xiàn) 與仿真 .............................. 17 第四章 系統(tǒng)頂層的實現(xiàn)與仿真 ................................. 20 系統(tǒng)頂層原理圖 ....................................... 20 系統(tǒng)頂層仿真圖 ....................................... 20 結(jié)論 ........................................................ 22 參考文獻(xiàn) .................................................... 23 致謝 ........................................................ 24 附錄 ........................................................ 25 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 1 摘 要 邏輯分析儀是一種類似于示波器，用來分析測量數(shù)字系統(tǒng)的邏輯波形和邏輯關(guān)系的儀器設(shè)備。 FPGA/CPLD 的使用讓硬件電路的設(shè)計與傳統(tǒng)電路設(shè)計方法相比變得十分簡單方便，而且可更改性十分強(qiáng)。例如在有些實驗電路板系統(tǒng)的測試中，要么是信號顯示不了，要么就是信號顯示出來了但卻不完整，或者出現(xiàn)其他問題，總之問題是層出不窮，而且大多都難以解決。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以 方便快捷地 完成所需要的邏輯功能。 該系統(tǒng)所需要用的子模塊以及說明如下： （ 1） 8 路 數(shù)字信號發(fā)生器 ：本次設(shè)計 主要是用 VHDL 語言來描述 8 路數(shù)字信號發(fā)生器的發(fā)生，它主要 由 預(yù)置寄存器、 分