【文章內(nèi)容簡介】 來時，對輸入的邏輯信號進行一次移位并輸出。 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 CLKLOADD[7..0]Q[7..0]SHIFTXinst 循環(huán)移位寄存器的仿真結(jié)果如圖 所示。 圖 中 CLK 為時鐘信號， LOAD 為工作信號 ， D 為預置信號， Q 為輸出觀察信號。從圖中可以看出，當時鐘信號上升沿到來且 LOAD 信號處于低電平時 ， 循環(huán)移位寄存器開始工作產(chǎn)生數(shù)據(jù)流 。可以看到該循環(huán)移位寄存器模塊很好的實現(xiàn)了其功能，符合設圖 循環(huán)移位寄存器 元件符號 圖 圖 循環(huán)移位寄存器時序仿真圖 蘇州大學本科生畢業(yè)設計（論文） 13 C LKUEN USET UR ESE TUC LK1LO AD AD U [7. .0]Q U [7. .0]SH Uins t計要求。 數(shù)字信號發(fā)生器仿真 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 數(shù)字信號發(fā)生器的仿真結(jié)果如圖 所示： 圖 是數(shù)字信號發(fā)生器在預置信號為 00000101（ 5）時產(chǎn)生的循環(huán)序列仿真圖，CLK1 是 1MHz 有源晶振， CLKU 為系統(tǒng)時鐘， LOADA 是工作信號。在使能信號ENU 處于高電平狀態(tài)，時鐘信號 CLKU 上升沿到來并且加載信號 LOADA 處于低電平時，預置寄存器將預置信號 00000101（ 5）送入循環(huán)移位寄存器，從而產(chǎn)生連續(xù)不斷循環(huán)的數(shù)據(jù)流。從仿真圖可以看出此數(shù)字信號發(fā)生器模塊功能完全符合所需要求。 圖 數(shù)字信號發(fā)生器仿真圖 圖 數(shù)字信號發(fā)生器元件符號圖 蘇州大學本科生畢業(yè)設計（論文） 14 觸發(fā)電路實現(xiàn)與仿真 該模塊的設計框圖如圖 所示。 該模塊的作用：在系統(tǒng)電路上電之后，數(shù)字信號發(fā)生器會源源不斷地輸出數(shù)據(jù)流，而觸發(fā)電路模塊會一直接收數(shù)據(jù)流，并且一直檢測輸入的數(shù)據(jù)流序列與預置觸發(fā)字的邏輯狀態(tài)是否相同。只有當 8 路信號的邏輯狀態(tài)與預置觸發(fā)字的邏輯狀態(tài)完全相同時，才會產(chǎn)生一個觸發(fā)信號發(fā)送出去，作為觸發(fā)模塊后面幾個模塊的控制信號。圖 為觸發(fā)電路的符號圖。 觸發(fā)模塊的仿真結(jié)果如圖 所示。 圖 觸發(fā)電路 元件符號 圖 C LKIN PU TM [7. .0]IN PU TN [7. .0]PEQH C T688ins t5蘇州大學本科生畢業(yè)設計（論文） 15 在圖 中， CLK 為時鐘信號， INPUTM、 INPUTN 分別為輸入測試信號、預置觸發(fā)字， PEQ 為輸出觀察信號?？梢钥吹?，在每個時鐘上升沿到來時，觸發(fā)電路都會對輸入數(shù)據(jù) INPUTM 和預置觸發(fā)字 INPUTN 進行對比，若不相同則輸出低電平，若在某一個時鐘上升沿觸發(fā)則將一直輸出高電平。如圖 所示，當輸入數(shù)據(jù)流 INPUTM的邏輯狀態(tài)為 00001001（ 9）和預置觸發(fā)字的邏輯狀態(tài) 00001001（ 9）相同時，之后將一直輸出高電平。從仿真圖可以看出，該觸發(fā)電路模塊實現(xiàn)了所需功能，完全符合設計要求。 存儲器 REGN 的實現(xiàn) 存儲器 REGN 的設計框圖如圖 所示。 該模塊的作用：數(shù)字信號發(fā)生器產(chǎn)生的數(shù)據(jù)流在源源不斷輸出到觸發(fā)電路的同時，也會不斷的輸出到這一模塊。當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 EN 到來即為高時，存儲器 REGN 才會允許輸入端的數(shù)據(jù)流進行輸出。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊元件圖如圖 所示。 存儲器 REGN 的仿真結(jié)果如圖 所示： 圖 存儲器 REGN 元件符號 圖 圖 觸發(fā)電路時序仿真波形 C LKEND AT A[ 7. .0]Q[ 7. .0]R EG Nins t6圖 存儲器 REGN 仿真波形圖 存儲器 REGN 數(shù)據(jù)流 EN 圖 存儲器 REGN 的 結(jié)構(gòu) 框圖 蘇州大學本科生畢業(yè)設計（論文） 16 在圖 中， CLK 為時鐘信號， EN 為使能信號， DATA 為輸入測試信號， Q 為輸出觀察信號。從圖 顯示的仿真波形看到，在時鐘上升沿以及 EN 高電平到來時，REGN 很好的將數(shù)據(jù) 4 及 4 之后的數(shù)據(jù)都進行了輸出，實現(xiàn)了它的功能，完全符合設計要求。 640 分頻器 FREQ 的實現(xiàn) 由于數(shù)字信號發(fā)生器產(chǎn)生的每個數(shù)據(jù)周期是 10us，而我們的 RAM 需要實現(xiàn)在一個周期中，先寫入 32 個數(shù)據(jù)，再讀出 32 個數(shù)據(jù)的功能。這就需要向 RAM 輸入一個周期為 640us 的控制信號。而有源晶振的頻率為 1MHz，這樣我們就可以設計一個 640 分頻器產(chǎn)生這樣的控制信號。 640 分頻器的框圖如圖 所示。 該模塊的作用：當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 ABLE 到來時，分頻器電路開始工作，對 1MHz 的時鐘信號進行 640 分頻，得到一個周期為 640us 的時鐘信號輸出給RAM 作為 RAM 的讀寫控制信號，之后， RAM 就可以在一個周期的讀寫信號控制下寫 32 個數(shù)據(jù)，讀 32 個數(shù)據(jù)。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 C LKABLEOU TPU TFR EQinst3 分頻器 CLK ABLE 圖 分頻器 框圖 圖 分頻器元件符號 圖 蘇州大學本科生畢業(yè)設計（論文） 17 640 分頻器的仿真結(jié)果如圖 所示。 在圖 中， CLK 為時鐘信號， OUTPUT 輸出信號。從仿真圖看到，當分頻器工作的時候，高頻時鐘信號被分成了一個低頻時鐘信號。 640 分頻器模塊完全能夠?qū)崿F(xiàn)所需要求，符合設計要求。 存儲器 RAM 的實現(xiàn) RAM 存儲器用于存儲采集的數(shù)據(jù)，其設計框圖如圖 所示。 該模塊的作用： RAM 作為整個設計中最核心的模塊，需要完成數(shù)據(jù)的采集和處理工作。在系統(tǒng)時鐘的作用下，當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 CS 到來時，這時候讀寫控制信號 OE 也會同時到來，并且 OE 處于高電平。這時候 RAM 啟動，并開始對輸入的數(shù)據(jù)流進行采樣，之后將采集得來的信號數(shù)據(jù)寫入 RAM 中，采樣存儲時間持續(xù) 32 個系 統(tǒng)時鐘周期，亦即 32bit 每一通道，然后結(jié)束存儲。此時 OE 的高電平狀態(tài)會結(jié)束 并進入 低電平狀態(tài)，此時 RAM 讀出先前存儲的 32bit 數(shù)據(jù)。從 CS 片選信號到來的那一刻，每過一個系統(tǒng)時鐘， RAM 內(nèi)部都有一個計數(shù)器加一，當計數(shù)滿 64 次之后，關閉 RAM，停止讀寫。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實現(xiàn)框圖 CLK 蘇州大學本科生畢業(yè)設計（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4. . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲器 RAM 的仿真結(jié)果如圖 所示。 在圖 中， CLK 為時鐘信號， CLK_EN 為使能信號， CLR 為計數(shù)器復位信號，高電平有效； CS 為 RAM 片選信號，高電平有效； OE 為 RAM 讀寫信號，高電平寫入，低電平讀出； D 為地址信號。從圖 仿真圖看到當片選信號 CS 高電平到來時， RAM開始工作，此時讀寫信號 OE 為高電平，寫入 32 個數(shù)據(jù)，此時沒有輸出。 32 個時鐘過后，圖 RAM 的 元件符號 圖 圖 存儲器 RAM 仿真圖 圖 OE 低電平期間讀出的 32 個數(shù)據(jù)放大圖 圖 OE 高電平期間寫入的 32 個數(shù)據(jù)放大圖 蘇州大學本科生畢業(yè)設計（論文） 19 OE 為低電平， RAM 開始讀出剛剛寫入的 32 個數(shù)據(jù)，當讀完這 32 個數(shù)據(jù)之后， RAM關閉。從仿真圖看出，該模塊很好地實現(xiàn)了所需要的功能，完全符合設計要求。 蘇州大學本科生畢業(yè)設計（論文） 20 第四章 系統(tǒng) 頂層的實現(xiàn)與仿真 系統(tǒng)頂層原理圖 將第三章設計的數(shù)字信號發(fā)生器模塊，觸發(fā)模塊，存儲器 REGN 模塊， RAM 模塊在 Quartus II 中對應接口連接起來之后，得到如圖 所示的系統(tǒng)頂層原理圖。 系統(tǒng)頂層仿真圖 在 20xxus 時間觀察域，系統(tǒng)時鐘信號為 ，有源晶振 1MHz 的基礎上，得到的系統(tǒng)頂層仿真結(jié)果如圖 所示。 圖 系統(tǒng)頂層原理圖 圖 系統(tǒng)頂層仿真圖 蘇州大學本科生畢業(yè)設計（論文） 21 在圖 的系統(tǒng)仿真圖中， CLK 為系統(tǒng)時鐘； CLK1 為有源晶振； CLK_EN 使能信號 ； CLR 為計數(shù)器復位信號； LOADA 為數(shù)字信號發(fā)生器開始工作信號； DU 為預置信號； datab 為預置觸發(fā)字； A 為數(shù)字信號發(fā)生器產(chǎn)生的數(shù)據(jù)流觀察信號； B 為觸發(fā)信號觀察信號，亦即 RAM 片選信號； C 為 OE 讀寫信號觀察信號； D 為計數(shù)器地址信號； DATA_O 為輸出端口。 整個系統(tǒng)大致的運行流程是這樣的：當數(shù)據(jù)流序列與預置觸發(fā)字 130（ 10000010）相同時，立刻觸發(fā)，觸發(fā)信號 B 在 130（ 10000010）之后將一直保持高電平。此時分頻器啟動將時鐘信號 CLK1 進行 640 分頻成讀寫信號 OE 輸出到 RAM 中，與此同時觸發(fā)信號 B 也輸出到 RAM 中，作為片 選信號 CS，啟動 RAM。在