【文章內(nèi)容簡介】 散傅里葉變換的目的是把信號由時(shí)域變換到頻域，從而可以在頻域分析處理信息，得到的結(jié)果再由傅里葉逆變換到時(shí)域。快速傅里葉變換（FFT）是計(jì)算N點(diǎn)離散傅里葉變換（DFT）的高效算法，而DFT是數(shù)字信號處理中常用的一種算法，用來對信號頻譜進(jìn)行分析。通常輸入的序列為復(fù)數(shù)，利用對稱性組合可以對實(shí)數(shù)實(shí)現(xiàn)更高效的DFT變換。所謂的組合算法就是把2N點(diǎn)的實(shí)信號組合成N點(diǎn)的復(fù)數(shù)序列，然后進(jìn)行N點(diǎn)的復(fù)數(shù)FFT變換，最后把N點(diǎn)的結(jié)果分解成2N點(diǎn)的實(shí)數(shù)。這樣，利用組合和分解技術(shù)就可以實(shí)現(xiàn)實(shí)數(shù)FFT變換，比普通的FFT變換快2倍左右。 DFT原理DFT是連續(xù)傅里葉變換的離散形式，模擬信號x(t)的連續(xù)時(shí)間傅里葉變換表示為： （）= （311）x(t)經(jīng)抽樣后變?yōu)閤(nT)，T為抽樣周期。離散信號的傅里葉變換表示為： =，=0,1,2，… （312）其中=，稱為蝶形因子，式（312）就是N點(diǎn)DFT，運(yùn)算量為N次乘法和N次加法。 具有對稱性=和周期性=，如圖31所示N=8時(shí)的對稱性和周期性。 圖31 N=8時(shí)，的對稱性和周期性 FFT算法的導(dǎo)出FFT算法分為時(shí)間抽取FFT（DIT）和頻率抽取FFT（DIF），本設(shè)計(jì)采用了DIT，所以著重討論DIT的原理。DIT是將N點(diǎn)的輸入序列x(n)按照偶數(shù)和奇數(shù)分解為偶序列和奇序列，因此，x(n)的N點(diǎn)FFT可表示為： =+ （313）根據(jù) === （314）得： （315）用Y(k)和Z(k)分別表示（315）右邊的第一個和第二個和式，則有 （316）Y(k)和Z(k)的周期為N/2，所以k的范圍為0~N/21。計(jì)算k=N/2~N1的X(k)可利用得： (317)同理，進(jìn)一步可得N/4點(diǎn)的FFT，重復(fù)抽取即可得2點(diǎn)FFT。在基2FFT中，N=2M，共有M級運(yùn)算，每級有N/2個2點(diǎn)FFT蝶形運(yùn)算，因此N點(diǎn)FFT共有（N/2）log2N個蝶形運(yùn)算?；? DIT FFT蝶形運(yùn)算如圖32所示。 圖32 基2 DIT FFT蝶形運(yùn)算按照基2DIT計(jì)算8點(diǎn)信號的FFT，信號流圖如圖33所示，從圖中可以看出輸入是順序的，而輸出是按照碼位倒置的順序排列的。圖33 8點(diǎn)基2 DIT FFT信號流圖 實(shí)數(shù)序列的FFT實(shí)際應(yīng)用中，通常輸入的序列是實(shí)數(shù)，計(jì)算實(shí)數(shù)序列的FFT可以采用復(fù)數(shù)算法，只要將虛部置零即可，考慮到FFT的對稱性，可以將實(shí)數(shù)序列組成復(fù)數(shù)序列然后進(jìn)行復(fù)數(shù)FFT，然后再將計(jì)算結(jié)果分解成實(shí)數(shù)。 FFT算法 碼位倒置FFT的碼位倒置實(shí)際上是將輸入數(shù)據(jù)進(jìn)行位倒序，以便在輸出時(shí)得到正確的序列，以N=8為例說明碼位倒置的原理。設(shè)輸入序列為x(n)，對N=8，其自然序列號是0，1，2，3，4，5，6，7。第一次按奇、偶分開，得到兩組N/2點(diǎn)的DFT，x(n)的序列號為 0，2，4，6 166。 1，3，5，7對每一組再按奇、偶分開，這時(shí)應(yīng)將每一組按自然順序排列，故抽取后得到四組，每組序號為 0，4 166。 2，6 166。 1，5 166。 3，7 W因子的生成及分布規(guī)律在FFT中，乘法主要來自旋轉(zhuǎn)因子，因?yàn)?cos（）jsin（），所以在對相乘時(shí)，必須產(chǎn)生相應(yīng)的正、余弦函數(shù)。在編程時(shí)，正、余弦函數(shù)產(chǎn)生的方法一般有兩種：一種是在每一步直接產(chǎn)生，另一種是在程序開始前預(yù)先計(jì)算出，將=0，1，…，這個獨(dú)立的值存于數(shù)組中，等效于建立了一個正、余弦函數(shù)“表”，在程序執(zhí)行時(shí)可直接查“表”得到。這樣可以提高運(yùn)算速度，但要占用更多的內(nèi)存。每一級因子分布有如下規(guī)律： 級， 級，，1 級，，1，2，3 : : : : : : 級，，1，2，…，因此，可以得出因子的一般分布規(guī)律為 第級，，1，2，…， 蝶形運(yùn)算的基本原理對于任何一個2的整數(shù)冪，總可以通過次分解后成為2點(diǎn)的DFT計(jì)算。這樣的次分解，也就構(gòu)成了從x(n)到的（即log）級迭代計(jì)算，每級由個蝶形運(yùn)算組成?？梢缘玫接?jì)算方程 （321） （322）完成點(diǎn)的DFT計(jì)算需要log級迭代運(yùn)算，那么計(jì)算256個點(diǎn)的DFT就要8級迭代運(yùn)算。 功率譜的計(jì)算用FFT計(jì)算x(n)的頻譜，即計(jì)算 （323）一般是實(shí)部和虛部組成的復(fù)數(shù)，即 =+j （324）因此，只需要將FFT變換好的數(shù)據(jù)按照虛部的平方加上實(shí)部的平方，然后再對得到的數(shù)據(jù)進(jìn)行開方，就能得到功率譜密度。 FFT在TMS320C54x上的實(shí)現(xiàn)FFT的DSP程序主要有：主函數(shù)、初始化CPU函數(shù)、FFT函數(shù)、輸入數(shù)據(jù)、FFT系數(shù)函數(shù)和內(nèi)存分配函數(shù)組成。 FFT實(shí)現(xiàn)的程序本設(shè)計(jì)采用256個數(shù)據(jù)為例來說明FFT在TMS320C54x上的實(shí)現(xiàn)。FFT的基本過程主要由碼位倒置、產(chǎn)生三角因子、蝶形運(yùn)算和計(jì)算功率譜等組成，主要部分程序詳見附錄II。 FFT的仿真結(jié)果，得到的輸入信號的時(shí)域波形、頻譜圖及輸出信號的功率譜如圖34，35，36所示。圖34 輸入信號的時(shí)域波形圖35 輸入信號的頻譜圖36 輸出信號的功率譜第4章 TMS320C54x DSP系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)設(shè)計(jì)要求DSP最小系統(tǒng)可以完成一些基本的硬件接口、在線仿真、數(shù)字信號處理的算法驗(yàn)證等實(shí)驗(yàn)，而且預(yù)留外圍接口，以便將來可實(shí)現(xiàn)各種功能的擴(kuò)展，例如：外中斷處理、A/D轉(zhuǎn)換、D/A轉(zhuǎn)換、鍵盤接口和液晶顯示、擴(kuò)展FPGA（CPLD）、主控MCU等。一個完整獨(dú)立的最小系統(tǒng)至少應(yīng)該包含以下內(nèi)容：1） 系統(tǒng)上電可以獨(dú)立運(yùn)行用戶最終程序，不需依賴計(jì)算機(jī)/仿真器等設(shè)備開發(fā)。2） 系統(tǒng)至少擴(kuò)充一定數(shù)量的FLASH，以便升級存儲執(zhí)行代碼和存儲關(guān)鍵數(shù)據(jù)防止掉電丟失。3） 系統(tǒng)至少擴(kuò)充一定數(shù)量的RAM。4） 系統(tǒng)預(yù)留各種外設(shè)接口，包括外中斷、HPI、串口、外部I/O接口等，可以外擴(kuò)數(shù)據(jù)采集、控制模塊等。 電源設(shè)計(jì)，外圍器件為5V。，因此，供給各個器件。TPS767D318是一個雙輸出電壓為分離電源，輸出電流范圍0~，，該器件具有快速瞬態(tài)響應(yīng)和超低85典型靜態(tài)電流、熱關(guān)斷保護(hù)的每一個調(diào)節(jié)，有28引腳Power PADE的TSSOP封裝等優(yōu)勢。具體連接原理圖如圖41所示：圖41 TPS767D318具體連接原理圖 時(shí)鐘電路設(shè)計(jì)工作時(shí)鐘的設(shè)定：外部輸入的時(shí)鐘經(jīng)過倍頻以后，產(chǎn)生CPU的工作時(shí)鐘以及同步接口所需的時(shí)鐘信號，時(shí)鐘信號的好壞直接決定了系統(tǒng)的穩(wěn)定性，TMS320VC5402提供了內(nèi)部和外部兩種方式的時(shí)鐘發(fā)生模式。本系統(tǒng)采用的是外部振蕩方式。其中晶體振蕩器的頻率為10MHz，因?yàn)門MS320VC5402的工作頻率為100MHz，采用倍頻系數(shù)為10的時(shí)鐘模式。即CLKMDCLKMDCLKMD3分別設(shè)置為“0”、“0”、“1”。 存儲器單元設(shè)計(jì)存儲單元使用一片F(xiàn)LASH和一片SDRAM，其中FLASH采用AMD公司的AM29LV200B存儲芯片，SDRAM采用ISSI公司的IS61C6416。IS61C6416是1M（64K*16bit）、5V電壓高速靜態(tài)RAM，訪問時(shí)間15ns，三態(tài)輸出，在工藝制造方面使用了高性能的CMOS技術(shù)，創(chuàng)新的電路設(shè)計(jì)技術(shù)使得其具有穩(wěn)定可靠的處理能力，存取時(shí)間快，功耗低等特點(diǎn)。當(dāng)在高電平時(shí)，IS61C6416處在待機(jī)模式，功耗將減低；在低電平時(shí)，CMOS處在輸入狀態(tài)。當(dāng)處在低電平讀狀態(tài)時(shí)，控制IS61C6416的讀寫，寫高位數(shù)據(jù)，寫低位數(shù)據(jù)。 圖42 AM29LV200B內(nèi)部結(jié)構(gòu)圖AM29LV200B是2M（128K*16bit），由262144字節(jié)或13671字組成。該器件采用44引腳S0,48引腳TSOP封裝，和48ball FBGA封裝。字范圍內(nèi)的數(shù)據(jù)（*16）出現(xiàn)在DQ15 DQ0；字節(jié)寬度（*8）數(shù)據(jù)顯示關(guān)于DQ7 DQ0。是寫或擦操作。，負(fù)荷JEDEC標(biāo)準(zhǔn)，超低功耗（典型值5MHz）。FLASH和SDRAM的具體電路原理連接圖如圖43所示。CE、OE、WE和存儲器空間分配由邏輯單元譯碼產(chǎn)生分配情況見表41，由DSP的存儲器映射關(guān)系（見圖22，23）可知當(dāng)DROM=0時(shí)，對于映射到0x0000 0x7FFF的數(shù)據(jù)區(qū)用戶只能使用0x4000 0x7FFF。表41 存儲器地址分配存儲器存儲器地址映射IO映射DATA映射PROGFLASH0000007FFF8000FFFF8000FFFF080000FFFF080000FFFF//280002FFFF1000017FFF//180001FFFF180001FFFF//380003FFFFSDRAM00007FFF//0000007FFF8000FFFF//8000087FFF圖43 FLASH和SDRAM的電路原理連接圖 復(fù)位電路設(shè)計(jì)復(fù)位電路對DSP系統(tǒng)非常重要，為了保證DSP在電源未達(dá)到要求的電平時(shí)不會出現(xiàn)不受控制的狀態(tài)，就必須在系統(tǒng)中加入復(fù)位電路。在系統(tǒng)加電過程中，當(dāng)內(nèi)核電壓和外圍端口電壓未達(dá)到要求的電平時(shí)，復(fù)位電路確保DSP始終處于復(fù)位狀態(tài)。同時(shí)，電源電壓一旦降到門限值以下，復(fù)位電路就會強(qiáng)制DSP進(jìn)入復(fù)位狀態(tài)，從而確保系統(tǒng)穩(wěn)定工作。對于復(fù)位電路的設(shè)計(jì)，一方面應(yīng)確保復(fù)位的低電平時(shí)間足夠長（一般需要20ms以上），保證DSP可靠復(fù)位；另一方面應(yīng)確保電路具有良好的穩(wěn)定性，防止DSP誤復(fù)位。為了使系統(tǒng)能被復(fù)位信號正確初始化，復(fù)位信號的脈沖寬度必須至少為10個指令周期以上，TMS320VC5402的指令周期為10ns，則復(fù)位時(shí)間至少為10*10ns=100ns。同時(shí)需要考慮到系統(tǒng)振蕩器達(dá)到穩(wěn)定工作狀態(tài)至少需要20ms，復(fù)位電路至少需要產(chǎn)生10個機(jī)器周期，約為21ms低電平復(fù)位脈沖。設(shè)計(jì)時(shí)實(shí)際復(fù)位時(shí)間參數(shù)應(yīng)大于21ms。 JTAG接口20世紀(jì)70年代末，由于電子技術(shù)的發(fā)展，PC的密度增加，芯片封裝變小，傳統(tǒng)測試的局限性日益顯現(xiàn)。在此條件下，人們提出了IEEE ，即JTAG標(biāo)準(zhǔn)。JTAG硬件電路結(jié)合仿真器和仿真軟件（Emulator），可以訪問DSP內(nèi)部的所有資源，包括片內(nèi)寄存器以及所有的存儲器，從而可提供實(shí)時(shí)硬件在線仿真與調(diào)試的環(huán)境，便于開發(fā)人員進(jìn)行系統(tǒng)軟件調(diào)試。仿真器通過一個14針的接口與DSP的JTAG端口進(jìn)行通信。圖44是JTAG 14針接口上的信號定義。表42列出了JTAG接口的各信號含義。 圖44 JTAG 14針接口上的信號定義表42 仿真器接口引腳說明信號I/O說明Ntrst輸出仿真器到目標(biāo)板的高電平輸出，可用于連接目標(biāo)板JTAG口的復(fù)位信號GND電源地TDI輸出仿真器到目標(biāo)板JTAG口的數(shù)據(jù)輸入信號TMS輸出測試模式信號TCK輸出測試始終信號 TDO輸出測試信號輸出信號Nsrst輸出JTAG復(fù)位信號Nemu輸出仿真器信號TMS320VC5402提供了片上的JTAG接口，為方便仿真調(diào)試，只需將TMS320VC5402的關(guān)鍵信號TMS、TDO、TDI、TCK、EMU0、EMU1共7個引腳接出，做成一個如圖45所示的標(biāo)準(zhǔn)的14針插座，就可以供仿真器調(diào)試目標(biāo)板。 A/D模數(shù)轉(zhuǎn)換器A/D轉(zhuǎn)換器在DSP外圍電路設(shè)計(jì)中，需要根據(jù)設(shè)計(jì)的需要選用合適的AD，本設(shè)計(jì)中采用AD公司的AD9201型號。AD9201是一款雙通道的10bit，采樣率為20MHz的CMOS ADC，還集成了兩個輸入緩沖放大器，一個內(nèi)部電壓參考和多路數(shù)字輸出緩沖器。 該款A(yù)D的主要特性該款A(yù)D的特性主要有：一種雙采樣保持器10位20 MSPS的A/D轉(zhuǎn)換器低功耗 完整的CMOS雙模數(shù)轉(zhuǎn)換器功能消耗低215毫瓦（3V）。片上基準(zhǔn)電壓 AD9201包括了一個片上帶隙補(bǔ)償參考電壓引腳，可編程為1V或2V。在大多數(shù)應(yīng)用中，片上模擬輸入緩沖器無需外部運(yùn)算放大器。單10位數(shù)字輸出總線 AD9201模數(shù)轉(zhuǎn)換器的輸出隔行到一個單一的輸出總線節(jié)省電路板空間和數(shù)字引腳數(shù)。封裝規(guī)模小 AD9201提供完整綜合功能的緊湊的28引腳SSOP封裝。 該款A(yù)D的工作原理AD9201集成了兩個AD轉(zhuǎn)換器I/Q，它們在CLOCK時(shí)鐘輸入信號上升沿時(shí)，將同時(shí)采樣接收到的輸入信號，而且這兩個轉(zhuǎn)換器將轉(zhuǎn)換操作分配到幾個不同的小A/D子塊上處理，以逐步提高轉(zhuǎn)換精度；還集成了兩個模擬輸入緩存；一個內(nèi)部參考；一個參考緩存和一個輸出復(fù)用器。一個采樣保持功能，在每個階段，容許一個新的采樣進(jìn)來，第一個階段被操作，而且下一個階段還可繼續(xù)處理前面的采樣，這種“管線處理”使得在一個采樣進(jìn)來和相應(yīng)輸出到輸出