【文章內(nèi)容簡介】 Erasable Read Only Memory）的低電壓，高性能 CMOS8 位微處理器 。其內(nèi)部含有 128 字節(jié)的 RAM、 32 個可編程 I/O 口線、兩個 16 為定時 /計數(shù)器、一個五向量兩級中斷結構、一個全雙工串行通信口、片內(nèi)振蕩器及時鐘電路，同時， AT89C51 可降至 0Hz的靜態(tài)邏輯操作，并支持兩種軟件可選的節(jié)電工作模式。如圖 31 所示。 圖 31 AT89C51 P0 口 ： P0 口為一個 8 位漏級開路雙向 I/O 口，每腳可吸收 8TTL 門電流。當 P1 口的管腳第一次寫 1 時，被定義為高阻輸入。 P0 能夠用于外部程序數(shù)據(jù)存儲器，它可以被定義為數(shù)據(jù) /地址的第八位。在 FIASH 編程時， P0 口作為原碼輸入口，當 FIASH 進行校驗時，P0 輸出原碼，此時 P0 外部必須被拉高。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1 口緩沖器能接收輸出 4TTL門電流。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校 驗時， P1 口作為第八位地址接收。 P2 口： P2 口為一個內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4 個TTL 門電流，當 P2 口被寫 “ 1” 時，其管腳 將會 被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故。 P2 口當用于外部程序存儲器或 16 位地址外部數(shù)據(jù)存儲器進行存取時， P2 口輸出地址的高八位。在給出地址 “ 1” 時，它利用內(nèi)部上拉優(yōu)勢，當對外部八位地址數(shù)據(jù)存儲器進行讀寫時，P2 口輸出其特殊功能寄存器的內(nèi)容。 P2 口在 FLASH 編程和校驗時接收高八位 地址信號和控制信號。 P3 口： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。當 P3 口寫入 “ 1” 后，它們被內(nèi)部上拉為高電平，并用作輸入。作為輸入，由于外部下拉為低電平， P3 口將輸出電流（ ILL）這是由于上拉的緣故。 RST：復位輸入。當振蕩器復位器件時，要保持 RST 腳兩個機器周期的高電平時間。 ALE/PROG：當訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位字蘇州大學本科生畢業(yè)設計（論文） 第 13 頁 節(jié)。 /PSEN：外部程序存儲器的選通信號。 /EA/VPP：當 /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。 XTAL1：反向振蕩放大器的輸入及內(nèi)部時鐘工作電路的輸入。 XTAL2：來自反向振蕩器的輸出。 (2)、 芯片 AT89C2051 引腳介紹 AT89C2051 是一帶有 2K 字節(jié)閃速可編程可擦除只讀存儲器（ EEPROM）的低電壓，高性能 8 位 CMOS 微處理器。它采用 ATMEL 的高密非易失存儲技術制造并和工業(yè)標準MCS51 指令集和引腳結構兼容。通過在單塊芯片上組合通用的 CPLI 和閃速存儲器，ATMEL 的 AT89C2051 是一強勁的微型處理器，它對許多嵌入式控制應用提供一定高度靈活和成本低的解決辦法。 其芯片圖如圖 32 所示。 圖 32 AT89C2051 ? 引腳說明 VCC：電源電壓。 GND：地。 P1 口： P1 口是一個 8 位雙向 I/O 口?？谝_ ~ 提供內(nèi)部上拉電阻， 和 要求外部上拉電阻。 和 還分別作為片內(nèi)精密模擬比較器的同相輸入 (ANI0)和反相輸入 (AIN1)。 P1 口輸出緩沖器可吸收 20mA 電流并能直接驅(qū)動 LED 顯示。當 P!口引腳寫入 “ 1” 時，其可用作輸入端，當引腳 ~ 用作輸入并被外部拉低時，它們將因內(nèi)部的寫入 “ 1” 時，其 可用作輸入端。當引腳 ~ 用作輸入并被外部拉低時，它們將因內(nèi)部的上拉電阻而流出電流。 P3 口： P3 口的 ~、 是帶有內(nèi)部上拉電阻 的七個雙向 I/O 口引腳。 用于固定輸入片內(nèi)比較器的輸出信號并且它作為一通用 I/O 引腳而不可訪問。 P3 品緩沖器可吸收 20mA 電流。當 P3 口寫入 “ 1” 時，它們被內(nèi)部上拉電阻拉高并可用作輸入端。用作輸入時，被外部時拉低的 P3 口腳將用上拉電阻而流出電流。 下表 31 是 P3 口引腳作用。 蘇州大學本科生畢業(yè)設計（論文） 第 14 頁 引腳口 功能 RXD串行輸入端口 TXD串行輸入端口 INT0 外中斷 0 INT1 外中斷 1 T0定時器 0外部輸入 T1定時器 1外部輸入 表 31 P3口引腳作用 P3 口還接收一些用于閃速存儲器編程和程序校驗的控制信號。 RST：復位輸入。 RST 一旦變成高電平所有的 I/O 引腳就復位到 “ 1” 。當振蕩器正在運行時，持續(xù)給出 RST 引腳兩個機器周期的高電平便可完成復位。每一個機器周期需 12個振蕩器或時鐘周期。 XTAL1：作為振蕩器反相器的輸入和內(nèi)部時鐘發(fā)生器的輸入。 XTAL2：作為振蕩器反相放 大器的輸出。 ? 性能指標 和 MCS51 產(chǎn)品兼容； 2KB 可重編程 FLASH 存儲器（ 10000 次）； ；全靜態(tài)工作： 0Hz24MHz； 2 級程序存儲器保密鎖定； 128*8 位內(nèi)部 RAM； 15 條可編程 I/O線；兩個 16 位定時器 /計數(shù)器； 6 個中斷源；可編程串行通道；高精度電壓比較器（ ， ）；直接驅(qū)動 LED 的輸出端口。 (3)、 芯片 DAC0832 引腳介紹 DAC0832 的芯片如圖 33 所示。 圖 33 DAC0832 DAC0832 是 8 分辨率的 D/A 轉(zhuǎn)換集成芯片。與微處理器完全兼容 。這個 DA 芯片以其價格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點，在單片機應用系統(tǒng)中得到廣泛的應用。 D/A轉(zhuǎn)換器由 8 位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A 轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構成。 ? DAC0832 的主要特性參數(shù)如下： 分辨率為 8 位；電流穩(wěn)定時間 1us；可單緩沖、雙緩沖或直接數(shù)字輸入；只需在滿量程下調(diào)整其線性度；單一電源供電（ +5V～ +15V）；低功耗， 200mW。 DAC0832 結構： D0~D7：數(shù)字信號輸入端。 蘇州大學本科生畢業(yè)設計（論文） 第 15 頁 ILE：輸入寄存器允許，高電平有效。 CS：片選信號，低電平有效。 WR1：寫信號 1，低電平有 效。 XFER：傳送控制信號，低電平有效。 WR2：寫信號 2，低電平有效。 IOUT IOUT2： DAC 電流輸出端。 Rfb：是集成在片內(nèi)的外接運放的反饋電阻。 Vref：基準電壓（ 10~10V）。 Vcc：是源電壓（ +5~+15V）。 AGND：模擬地 NGND：數(shù)字地，可與 AGND 接在一起使用。 ? DAC0832 的工作方式： 根據(jù)對 DAC0832 的數(shù)據(jù)鎖存器和 DAC 寄存器的不同的控制方式， DAC0832 有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。 第 數(shù)字信號發(fā)生器模塊的實現(xiàn) 數(shù)字信號發(fā)生器由 8 路信 號產(chǎn)生電路、循環(huán)移位寄存器、 100Hz 時鐘產(chǎn)生電路和邏輯信號輸出部分構成。在這里使用一片小單片機 AT89C2051 作為信號發(fā)生器，通過 8 路開關設置循環(huán)移位元邏輯信號序列，輸入 AT89C2051 的 P1 口，由 2051 內(nèi)部定時在 產(chǎn)生100Hz 的時鐘信號，在 輸出預置波形，通過移位寄存器 74HC164 產(chǎn)生 8 路循環(huán)移位元信號。如圖 34 所示。 圖 34數(shù)字信號發(fā)生模塊 其硬件電路連接圖如下圖 35 所示。 AT89C2051 8 74HC164 DS1 Q0~Q7 DS2 8 路循環(huán)移位序列輸出 100Hz 時鐘信號輸出 CLK 開關置入 0， 1 序列 蘇州大學本科生畢業(yè)設計（論文） 第 16 頁 圖 35數(shù)字信號發(fā)生硬件電路圖 第 主控系統(tǒng)模塊的電路設計與實現(xiàn) 該模塊主要由最小系統(tǒng)和信號采集處理電路組成。最小系統(tǒng)由一片 AT89C5一片AT89C2051 及一片 EEPROM（ AT24C04）構成，其部分硬件連接圖，如圖 36 所示。 圖 36最小系統(tǒng) 邏輯分析儀的信號采 集是在時鐘作用下按節(jié)拍進行的 ,時鐘信號采用外部輸入。本設計信號采集處理電路由運放 LM324 組成的 D/A 電阻網(wǎng)絡組成，八路輸入信號通過電壓比較器 LM324 和 D/A 轉(zhuǎn)換器 DAC0832 提供的基準電壓作比較后，作為存儲單片的輸入， 8 路信號接入 LM324 同相輸入端，可以獲得較大阻抗。如圖 37 所示。 蘇州大學本科生畢業(yè)設計（論文） 第 17 頁 圖 37信號采集處理電路 該模塊的設計思路是：由雙 CPU 系統(tǒng)控制對數(shù)字信號發(fā)生器輸出的數(shù)字信號進行采樣存儲，再經(jīng)過一系列的信號處理，在模擬示波器上復現(xiàn)出來。從模擬示波器波形顯示原理可知，只要在 Y 軸（縱軸）輸入一個電 壓信號，同時在 X 軸（橫軸）加上一個同頻的鋸齒波掃描電壓，便可在示波器上復現(xiàn)電壓信號的波形。為此必須設計相應的 X、 Y 的輸出電壓信號。本設計在單片機的控制下，經(jīng)數(shù)模轉(zhuǎn)換電路 D/A 分別向示波器的 X， Y 軸輸出鋸齒波同步信號、被采樣波形信號，以復現(xiàn)被采樣存儲的波形。在這，根據(jù)設計要求（ 8 路信號通道，包括 8 位 X 通道和 8 位 Y 通道，）我們采用有 8 位輸出通道、兩級鎖存控制功能、能夠?qū)崿F(xiàn)多通道 D/A 的同步轉(zhuǎn)換輸出的 DAC0832 芯片。由此可知該模塊的工作原理如下： 單片機控制程序先向 Y 軸輸入被采樣存儲在 RAM 中的波形數(shù)據(jù)，經(jīng) DAC0832 內(nèi)部的 D/A 電阻網(wǎng)絡生成階梯波，選通 Y 軸 DAC0832 中的第 1 鎖存器并被鎖存；向 X 軸送入對應的鋸齒波數(shù)據(jù)（該數(shù)據(jù)是由 D/A 生成的階梯波經(jīng)一個 LM324 組成的低通濾波器濾波后，再送入 LM324 構成的電壓跟隨器而轉(zhuǎn)換出鋸齒波。但是實踐證明，通過這種方式生成的波形并不理想。為了得到理想的鋸齒波，我們一改常規(guī)思維，著手從軟件的角度考慮，我們要將階梯波轉(zhuǎn)換成鋸齒波，可以增加階梯數(shù)，減小階梯幅度，當離散的數(shù)字量增加到一定量時可以近似看成模擬量，如圖 38 所示。），這個寫信號選通 X 軸 DAC0832 中的第 1鎖存 器；然后通過向外部存儲器寫數(shù)據(jù)指令產(chǎn)生的譯碼信號 DAC—— X+Y，將在 X， Y 軸第 1 鎖存器鎖存的數(shù)據(jù)與 100HZ 的時鐘信號同步送出并進行 D/A 轉(zhuǎn)換，再將轉(zhuǎn)換結果送到示波器，從而達到在示波器上顯示波形的目的。 蘇州大學本科生畢業(yè)設計（論文） 第 18 頁 圖 38模擬波形 第 功能實現(xiàn)模塊 . 按鍵實現(xiàn)電路 本設計采用 4 4 標準的行列鍵盤，通過 8 個 I/O 口控制 16 個鍵，采用線反轉(zhuǎn)法行列鍵盤掃描。在單片機系統(tǒng)中為了擴大同一個 I/O 口的鍵盤個數(shù)，則采用了行列式鍵盤接法，就是交叉相接。如圖 39 所示： E A /V P P31X T A L 119X T A L 218R E S E T9P ( R D )17P ( W R )16P ( I N T 0)12P ( I N T 1)13P ( T 0)14P ( T 1)15T 2/ P 1T 2/ E X /P 2P 3P 4P 5P 6P 7P 8P ( A D 0)39P ( A D 1)38P ( A D 2)37P ( A D 3)36P ( A D 4)35P ( A D 5)34P ( A D 6)33P ( A D 7)32P ( A 8)21P ( A 9)22P ( A 10)23P ( A 11)24P ( A 12)25P ( A 13)26P ( A 14)27P ( A 15)28P S E N29A L E /P R O G30P ( T X D )11P ( R X D )10A T 89S 52S1S5S9S 1 3S2S6S 1 0S 1 4S3S7S 1 5 S 1 6S4S 1 1 S 1 2S8行 1行 2行 3行 4列 4 列 3 列 2 列 1 圖 39按鍵電路 鍵盤接的前 4 個 I/O 口為行接線，后 4 個為列 接線。這樣的接法就構成了一個坐標，每個鍵都對應這一個行的位置和一個列的位置。例如我們說左上角的那個所對應第 1 行和第 4 列，即單片機 和 兩個 I/O 口。鍵盤的組成是用的微動開關，微動開關的特性是當有鍵按下時開關的兩個引腳閉合導通。無按鍵時兩個引腳是斷開的狀態(tài)。這樣我們按下圖 34 中左上角的鍵時 和 在物理上市導通了，其它的 I/O 口（ ～ ）都處于獨立的狀態(tài)。這里我們用的