【正文】 和圖 的系統(tǒng)框圖和工作流程圖可以看出，該系統(tǒng)的實(shí)現(xiàn)主要是由多個(gè)FPGA 子 模塊互相連接構(gòu)成的，可以由 VHDL 語(yǔ)言編程實(shí)現(xiàn) 。本次設(shè)計(jì)中的幾個(gè)模塊分別負(fù)責(zé)對(duì)輸入信號(hào)的判斷、比較、存儲(chǔ)、采集和處理，最后經(jīng)由 RAM 輸出。 該系統(tǒng)所需要用的子模塊以及說(shuō)明如下： （ 1） 8 路 數(shù)字信號(hào)發(fā)生器 ：本次設(shè)計(jì) 主要是用 VHDL 語(yǔ)言來(lái)描述 8 路數(shù)字信號(hào)發(fā)生器的發(fā)生，它主要 由 預(yù)置寄存器、 分頻器 和循環(huán)移位寄存器 三部分 組成， 能夠輸出連續(xù)的8 路循環(huán)數(shù)字信號(hào)。 （ 2）觸發(fā)電路：由于本次設(shè)計(jì)的是簡(jiǎn)易型邏輯分析儀，所以觸發(fā)模塊只要求設(shè)置簡(jiǎn)單的一級(jí)觸發(fā)。 （ 3）存儲(chǔ)器： 8 路通道的數(shù)據(jù)流信號(hào)到來(lái)時(shí)，緩存下來(lái)，等待，不進(jìn)行輸出。 （ 4）分頻器：分頻器在接收到觸發(fā)電路發(fā)出的使能信號(hào) ABLE 后開(kāi)始工作，將有源晶振輸入的 1MHz 時(shí)鐘進(jìn)行 640 分頻，得到周期為 640us 的時(shí)鐘信號(hào)，其實(shí)就是分頻后的一個(gè)時(shí)鐘周期相當(dāng)于系統(tǒng)時(shí)鐘的 64 個(gè)周期。 （ 5） RAM： RAM 是此次系統(tǒng)設(shè)計(jì)中最重要的模塊，除了需要接受前面各種模塊的控制，還要在受到控制之后開(kāi)啟內(nèi)部計(jì)數(shù)，以便在適時(shí)的時(shí)候選擇關(guān)閉自己，停止讀寫(xiě)數(shù)據(jù)。此時(shí)讀寫(xiě)信號(hào) OE 會(huì)同時(shí)到來(lái)，當(dāng) OE 讀寫(xiě)信號(hào)處于高電平時(shí)，寫(xiě)入 32 個(gè)數(shù)據(jù)，在這期間 RAM 沒(méi)有輸出。最終RAM 在自身的控制下關(guān)閉，停止工作。由 VHDL 語(yǔ)言編程實(shí)現(xiàn)，其工作流程圖如圖 所示，預(yù)置信號(hào)可以通過(guò)外部輸入， 10KHz 時(shí)鐘由 1MHz 晶振提供的信號(hào)經(jīng)過(guò) 10 分頻后產(chǎn)生，在數(shù)字信號(hào)發(fā)生器中進(jìn)行分頻器的設(shè)計(jì)主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取，進(jìn)一步方便系統(tǒng)的設(shè)計(jì)，體現(xiàn)了 FPGA 所具有的優(yōu)越性。從圖 的頂層結(jié)構(gòu)也可以看得非常清楚。 帶異步置位 /復(fù)位的通用 8 位寄存器設(shè)計(jì) 預(yù)置寄存器的功能：在使能信號(hào)為高電平時(shí)，將預(yù)置的信號(hào)輸出到循環(huán)移位寄存器中。 D[7. .0]CLKENSETRES ETQ[ 7. .0]REG ST ER Nins t 預(yù)置寄存器 循環(huán)移位寄存器 分頻器 有源晶振輸入 100 KHz 外部輸入 CLOCK Q0 Q1……Q7 圖 數(shù)字信號(hào)發(fā)生器的結(jié)構(gòu)框圖 圖 通用 8 位寄存器 元件符號(hào) 圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 11 預(yù)置寄存器的仿真結(jié)果如圖 所示。從仿真圖可以看出，在使能信號(hào) EN=1， SET和 RESET 為 0 時(shí)，在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)，都可以將預(yù)置的信號(hào)輸出，因此該模塊功能滿(mǎn)足所需要求。體現(xiàn)了 FPGA 所具有的優(yōu)越性。 CLK OU TPU TFREQ _DIVinst 任意分頻器的仿真結(jié)果如圖 所示。從圖中 可以看出， 分頻器 對(duì)原來(lái)時(shí)鐘進(jìn)行了 20 分頻，很好地實(shí)現(xiàn)了其功能，該模塊符合設(shè)計(jì)要求。 使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。 圖 中 CLK 為時(shí)鐘信號(hào)， LOAD 為工作信號(hào) ， D 為預(yù)置信號(hào)， Q 為輸出觀(guān)察信號(hào)?？梢钥吹皆撗h(huán)移位寄存器模塊很好的實(shí)現(xiàn)了其功能，符合設(shè)圖 循環(huán)移位寄存器 元件符號(hào) 圖 圖 循環(huán)移位寄存器時(shí)序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 13 C LKUEN USET UR ESE TUC LK1LO AD AD U [7. .0]Q U [7. .0]SH Uins t計(jì)要求。 數(shù)字信號(hào)發(fā)生器的仿真結(jié)果如圖 所示： 圖 是數(shù)字信號(hào)發(fā)生器在預(yù)置信號(hào)為 00000101（ 5）時(shí)產(chǎn)生的循環(huán)序列仿真圖，CLK1 是 1MHz 有源晶振， CLKU 為系統(tǒng)時(shí)鐘， LOADA 是工作信號(hào)。從仿真圖可以看出此數(shù)字信號(hào)發(fā)生器模塊功能完全符合所需要求。 該模塊的作用：在系統(tǒng)電路上電之后，數(shù)字信號(hào)發(fā)生器會(huì)源源不斷地輸出數(shù)據(jù)流，而觸發(fā)電路模塊會(huì)一直接收數(shù)據(jù)流，并且一直檢測(cè)輸入的數(shù)據(jù)流序列與預(yù)置觸發(fā)字的邏輯狀態(tài)是否相同。圖 為觸發(fā)電路的符號(hào)圖。 圖 觸發(fā)電路 元件符號(hào) 圖 C LKIN PU TM [7. .0]IN PU TN [7. .0]PEQH C T688ins t5蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 15 在圖 中， CLK 為時(shí)鐘信號(hào)， INPUTM、 INPUTN 分別為輸入測(cè)試信號(hào)、預(yù)置觸發(fā)字， PEQ 為輸出觀(guān)察信號(hào)。如圖 所示，當(dāng)輸入數(shù)據(jù)流 INPUTM的邏輯狀態(tài)為 00001001（ 9）和預(yù)置觸發(fā)字的邏輯狀態(tài) 00001001（ 9）相同時(shí)，之后將一直輸出高電平。 存儲(chǔ)器 REGN 的實(shí)現(xiàn) 存儲(chǔ)器 REGN 的設(shè)計(jì)框圖如圖 所示。當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) EN 到來(lái)即為高時(shí)，存儲(chǔ)器 REGN 才會(huì)允許輸入端的數(shù)據(jù)流進(jìn)行輸出。 存儲(chǔ)器 REGN 的仿真結(jié)果如圖 所示： 圖 存儲(chǔ)器 REGN 元件符號(hào) 圖 圖 觸發(fā)電路時(shí)序仿真波形 C LKEND AT A[ 7. .0]Q[ 7. .0]R EG Nins t6圖 存儲(chǔ)器 REGN 仿真波形圖 存儲(chǔ)器 REGN 數(shù)據(jù)流 EN 圖 存儲(chǔ)器 REGN 的 結(jié)構(gòu) 框圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 16 在圖 中， CLK 為時(shí)鐘信號(hào)， EN 為使能信號(hào)， DATA 為輸入測(cè)試信號(hào)， Q 為輸出觀(guān)察信號(hào)。 640 分頻器 FREQ 的實(shí)現(xiàn) 由于數(shù)字信號(hào)發(fā)生器產(chǎn)生的每個(gè)數(shù)據(jù)周期是 10us，而我們的 RAM 需要實(shí)現(xiàn)在一個(gè)周期中，先寫(xiě)入 32 個(gè)數(shù)據(jù)，再讀出 32 個(gè)數(shù)據(jù)的功能。而有源晶振的頻率為 1MHz，這樣我們就可以設(shè)計(jì)一個(gè) 640 分頻器產(chǎn)生這樣的控制信號(hào)。 該模塊的作用：當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) ABLE 到來(lái)時(shí)，分頻器電路開(kāi)始工作，對(duì) 1MHz 的時(shí)鐘信號(hào)進(jìn)行 640 分頻，得到一個(gè)周期為 640us 的時(shí)鐘信號(hào)輸出給RAM 作為 RAM 的讀寫(xiě)控制信號(hào)，之后， RAM 就可以在一個(gè)周期的讀寫(xiě)信號(hào)控制下寫(xiě) 32 個(gè)數(shù)據(jù)，讀 32 個(gè)數(shù)據(jù)。 C LKABLEOU TPU TFR EQinst3 分頻器 CLK ABLE 圖 分頻器 框圖 圖 分頻器元件符號(hào) 圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 17 640 分頻器的仿真結(jié)果如圖 所示。從仿真圖看到，當(dāng)分頻器工作的時(shí)候，高頻時(shí)鐘信號(hào)被分成了一個(gè)低頻時(shí)鐘信號(hào)。 存儲(chǔ)器 RAM 的實(shí)現(xiàn) RAM 存儲(chǔ)器用于存儲(chǔ)采集的數(shù)據(jù)，其設(shè)計(jì)框圖如圖 所示。在系統(tǒng)時(shí)鐘的作用下，當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) CS 到來(lái)時(shí)，這時(shí)候讀寫(xiě)控制信號(hào) OE 也會(huì)同時(shí)到來(lái)，并且 OE 處于高電平。此時(shí) OE 的高電平狀態(tài)會(huì)結(jié)束 并進(jìn)入 低電平狀態(tài)，此時(shí) RAM 讀出先前存儲(chǔ)的 32bit 數(shù)據(jù)。使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。 在圖 中， CLK 為時(shí)鐘信號(hào)， CLK_EN 為使能信號(hào)， CLR 為計(jì)數(shù)器復(fù)位信號(hào)，高電平有效； CS 為 RAM 片選信號(hào)，高電平有效； OE 為 RAM 讀寫(xiě)信號(hào)，高電平寫(xiě)入，低電平讀出； D 為地址信號(hào)。 32 個(gè)時(shí)鐘過(guò)后，圖 RAM 的 元件符號(hào) 圖 圖 存儲(chǔ)器 RAM 仿真圖 圖 OE 低電平期間讀出的 32 個(gè)數(shù)據(jù)放大圖 圖 OE 高電平期間寫(xiě)入的 32 個(gè)數(shù)據(jù)放大圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 19 OE 為低電平， RAM 開(kāi)始讀出剛剛寫(xiě)入的 32 個(gè)數(shù)據(jù)，當(dāng)讀完這 32 個(gè)數(shù)據(jù)之后， RAM關(guān)閉。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 20 第四章 系統(tǒng) 頂層的實(shí)現(xiàn)與仿真 系統(tǒng)頂層原理圖 將第三章設(shè)計(jì)的數(shù)字信號(hào)發(fā)生器模塊，觸發(fā)模塊，存儲(chǔ)器 REGN 模塊， RAM 模塊在 Quartus II 中對(duì)應(yīng)接口連接起來(lái)之后，得到如圖 所示的系統(tǒng)頂層原理圖。 圖 系統(tǒng)頂層原理圖 圖 系統(tǒng)頂層仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 21 在圖 的系統(tǒng)仿真圖中， CLK 為系統(tǒng)時(shí)鐘； CLK1 為有源晶振； CLK_EN 使能信號(hào) ； CLR 為計(jì)數(shù)器復(fù)位信號(hào)； LOADA 為數(shù)字信號(hào)發(fā)生器開(kāi)始工作信號(hào)； DU 為預(yù)置信號(hào)； datab 為預(yù)置觸發(fā)字； A 為數(shù)字信號(hào)發(fā)生器產(chǎn)生的數(shù)據(jù)流觀(guān)察信號(hào)； B 為觸發(fā)信號(hào)觀(guān)察信號(hào)，亦即 RAM 片選信號(hào)； C 為 OE 讀寫(xiě)信號(hào)觀(guān)察信號(hào)； D 為計(jì)數(shù)器地址信號(hào)； DATA_O 為輸出端口。此時(shí)分頻器啟動(dòng)將時(shí)鐘信號(hào) CLK1 進(jìn)行 640 分頻成讀寫(xiě)信號(hào) OE 輸出到 RAM 中，與此同時(shí)觸發(fā)信號(hào) B 也輸出到 RAM 中，作為片 選信號(hào) CS，啟動(dòng) RAM。在一寫(xiě)一讀持續(xù) 64 個(gè)時(shí)鐘周期之后， RAM 關(guān)閉。圖 頂層系統(tǒng)仿真局部放大圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 22 結(jié) 論 本次設(shè)計(jì)使用了 EDA 技術(shù)， EDA 技術(shù)作為目前最前沿的技術(shù)，具有豐富的 I/O 接口，使用起來(lái)靈活方便，不必像單片機(jī)那樣還要考慮到引腳之間是否有沖突，并且每個(gè)引腳都有硬件上不同的功能，這樣用起來(lái)極不方便，在單片機(jī)編程時(shí)還要考慮某個(gè)引腳是否可用，不能像 FPGA 語(yǔ)言那樣只要專(zhuān)心用在軟件編程上。最后將這些模塊連接起來(lái)實(shí)現(xiàn)了一個(gè) 8 通道的簡(jiǎn)易邏輯分析儀，從仿真結(jié)果可以看到本次設(shè)計(jì)是正確的，比較好的完成了這次課題設(shè)計(jì)?？梢?jiàn) VHDL 語(yǔ)言的出現(xiàn)改變了 一直存在于我們大腦中的設(shè)計(jì)電路的固有思路。這樣的轉(zhuǎn)變不僅提高了設(shè)計(jì)靈活性，又大大的降低了原先硬件電路設(shè)計(jì)的復(fù)雜難度，同時(shí)又大大地降低了我們?cè)O(shè)計(jì)研發(fā)的成本，可謂是萬(wàn)利而無(wú)一害。 當(dāng)然本次設(shè)計(jì)也并不是十全十美的，也有一些不足。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 23 參考文獻(xiàn) [1]潘松 ,黃繼業(yè)