【正文】 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 35 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁(yè)（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7）參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類(lèi)設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬(wàn)字（不包括圖紙、程序清單等），文科類(lèi)論文正文字?jǐn)?shù)不少于 萬(wàn)字。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。 ELSE DATA_O=00000000。) THEN DATA_O=RAM1(CONV_INTEGER(ADDR))。139。 SIGNAL S:STD_LOGIC:=CS。 DATA_O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 OUTPUT=MIDL。) THEN OUTPUT=MIDL。 ENTITY FREQ IS PORT(CLK,ABLE:IN STD_LOGIC。139。 DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。139。039。 FREQ_1:FREQ_DIV PORT MAP(CLK=CLK1,OUTPUT=CLK2)。 USE 。 END COMPONENT。 數(shù)字信號(hào)發(fā)生器頂層設(shè)計(jì)源程序： LIBRARY IEEE。) THEN TMP=D。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 27 END SHIFTX。 END IF。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 END A。139。139。 ARCHITECTURE A OF REGISTERN IS BEGIN PROCESS(CLK,SET,RESET) BEGIN IF(SET=39。 最后感謝蘇州大學(xué)電子信息學(xué)院在這大學(xué)四年來(lái)對(duì)我的大力栽培。這樣的轉(zhuǎn)變不僅提高了設(shè)計(jì)靈活性，又大大的降低了原先硬件電路設(shè)計(jì)的復(fù)雜難度，同時(shí)又大大地降低了我們?cè)O(shè)計(jì)研發(fā)的成本，可謂是萬(wàn)利而無(wú)一害。在一寫(xiě)一讀持續(xù) 64 個(gè)時(shí)鐘周期之后， RAM 關(guān)閉。 32 個(gè)時(shí)鐘過(guò)后，圖 RAM 的 元件符號(hào) 圖 圖 存儲(chǔ)器 RAM 仿真圖 圖 OE 低電平期間讀出的 32 個(gè)數(shù)據(jù)放大圖 圖 OE 高電平期間寫(xiě)入的 32 個(gè)數(shù)據(jù)放大圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 19 OE 為低電平， RAM 開(kāi)始讀出剛剛寫(xiě)入的 32 個(gè)數(shù)據(jù)，當(dāng)讀完這 32 個(gè)數(shù)據(jù)之后， RAM關(guān)閉。在系統(tǒng)時(shí)鐘的作用下，當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) CS 到來(lái)時(shí)，這時(shí)候讀寫(xiě)控制信號(hào) OE 也會(huì)同時(shí)到來(lái)，并且 OE 處于高電平。 該模塊的作用：當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) ABLE 到來(lái)時(shí)，分頻器電路開(kāi)始工作，對(duì) 1MHz 的時(shí)鐘信號(hào)進(jìn)行 640 分頻，得到一個(gè)周期為 640us 的時(shí)鐘信號(hào)輸出給RAM 作為 RAM 的讀寫(xiě)控制信號(hào)，之后， RAM 就可以在一個(gè)周期的讀寫(xiě)信號(hào)控制下寫(xiě) 32 個(gè)數(shù)據(jù)，讀 32 個(gè)數(shù)據(jù)。當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) EN 到來(lái)即為高時(shí)，存儲(chǔ)器 REGN 才會(huì)允許輸入端的數(shù)據(jù)流進(jìn)行輸出。圖 為觸發(fā)電路的符號(hào)圖。可以看到該循環(huán)移位寄存器模塊很好的實(shí)現(xiàn)了其功能，符合設(shè)圖 循環(huán)移位寄存器 元件符號(hào) 圖 圖 循環(huán)移位寄存器時(shí)序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 13 C LKUEN USET UR ESE TUC LK1LO AD AD U [7. .0]Q U [7. .0]SH Uins t計(jì)要求。 CLK OU TPU TFREQ _DIVinst 任意分頻器的仿真結(jié)果如圖 所示。 帶異步置位 /復(fù)位的通用 8 位寄存器設(shè)計(jì) 預(yù)置寄存器的功能：在使能信號(hào)為高電平時(shí)，將預(yù)置的信號(hào)輸出到循環(huán)移位寄存器中。此時(shí)讀寫(xiě)信號(hào) OE 會(huì)同時(shí)到來(lái)，當(dāng) OE 讀寫(xiě)信號(hào)處于高電平時(shí)，寫(xiě)入 32 個(gè)數(shù)據(jù)，在這期間 RAM 沒(méi)有輸出。 （ 2）觸發(fā)電路：由于本次設(shè)計(jì)的是簡(jiǎn)易型邏輯分析儀，所以觸發(fā)模塊只要求設(shè)置簡(jiǎn)單的一級(jí)觸發(fā)。最后要有一個(gè) RAM 模塊。在設(shè)計(jì)過(guò)程中遇到問(wèn)題時(shí)，能夠及時(shí)方便的更改程序進(jìn)行調(diào)整，充分發(fā)揮了 FPGA 開(kāi)發(fā)方法的優(yōu)越性。 總之，對(duì)邏輯分析儀的研究有著廣闊的應(yīng)用前景以及市場(chǎng)需求。此時(shí)邏輯分析儀的作用就顯示出來(lái)了，可以滿(mǎn)足傳統(tǒng)示波器所不能滿(mǎn)足的要求。第一章為概述，主要介紹邏輯分析儀的背景以及 FPGA 的簡(jiǎn)介。逐漸 成為國(guó)際社會(huì)數(shù)字系統(tǒng)設(shè)計(jì)的主流發(fā)展方向。然而傳統(tǒng)的示波器已經(jīng)沒(méi)法滿(mǎn)足所需測(cè)試及觀察要求。在每個(gè)時(shí)鐘到來(lái)，并且與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時(shí)，將觸發(fā)之后的數(shù)據(jù)進(jìn)行儲(chǔ)存、處理并輸出顯示到屏幕上。 仿真結(jié)果表明，本次設(shè)計(jì)各模塊都達(dá)到了所需要求，實(shí)現(xiàn)了各自的功能。從傳統(tǒng)的得到廣泛應(yīng)用的單片機(jī)到今天的 FPGA/CPLD， 從 采用中小規(guī)模的芯片構(gòu)成電子電路系統(tǒng)到今天的現(xiàn)場(chǎng)可編程邏輯器件構(gòu)成電子電路系統(tǒng) ，電子設(shè)計(jì)技術(shù) 已經(jīng)踏上了一個(gè)嶄新的臺(tái)階。系統(tǒng)的性能還可以在 不更改硬件電路的情況下得到進(jìn)一步的提高。然而在數(shù)字電路的實(shí)驗(yàn)教學(xué)及數(shù)字系統(tǒng)的 開(kāi)發(fā)設(shè)計(jì)中，卻發(fā)現(xiàn)傳統(tǒng)示波器所擁有的功能可以說(shuō)是已經(jīng)滯后于我們當(dāng)代的教學(xué)要求，更別說(shuō)能夠滿(mǎn)足企業(yè)或者社會(huì)研究實(shí)驗(yàn)室的要求了。邏輯分析儀昂貴的價(jià)格和越來(lái)越廣泛的應(yīng)用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時(shí)，在市場(chǎng)的作用下也催生了很多降低成本和拓展功能的方案。 系統(tǒng)設(shè)計(jì)師 可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè) 電路 試驗(yàn)板被放在了一個(gè) 芯片 里。 總體設(shè)計(jì)方案 鑒于本次設(shè)計(jì)的基本要求，選擇 Quartus II 軟件平臺(tái) 來(lái)實(shí)現(xiàn)。這樣的由 VHDL蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 8 語(yǔ)言描述的系統(tǒng)最后可以構(gòu)造于一個(gè)芯片中，只要配置好相 應(yīng)的引腳接口，就可以很方便地在硬件電路上進(jìn)行測(cè)試。分頻后的時(shí)鐘作為 RAM 的讀寫(xiě)使能信號(hào)OE 輸入給 RAM 進(jìn)而控制 RAM 的讀寫(xiě) 。 分頻器 預(yù)置寄存器 循環(huán)移位寄存器 有源晶振輸入 預(yù)置信號(hào)輸入 8 路輸出信號(hào) 圖 8 路信號(hào)發(fā)生器 工作 流程圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 10 從上面的工作流程圖中可以清晰地看出這種設(shè)計(jì)簡(jiǎn)單又十分方便，只涉及到分頻器，預(yù)置寄存器和循環(huán)移位寄存器這三部分的編程，幾乎只使用一個(gè)小的 FPGA 芯片就能實(shí)現(xiàn)。 任意分頻器 任意分頻器的作用：主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取，進(jìn)一步方便系統(tǒng)的設(shè)計(jì)。 CLKLOADD[7..0]Q[7..0]SHIFTXinst 循環(huán)移位寄存器的仿真結(jié)果如圖 所示。 圖 數(shù)字信號(hào)發(fā)生器仿真圖 圖 數(shù)字信號(hào)發(fā)生器元件符號(hào)圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 14 觸發(fā)電路實(shí)現(xiàn)與仿真 該模塊的設(shè)計(jì)框圖如圖 所示。從仿真圖可以看出，該觸發(fā)電路模塊實(shí)現(xiàn)了所需功能，完全符合設(shè)計(jì)要求。這就需要向 RAM 輸入一個(gè)周期為 640us 的控制信號(hào)。 640 分頻器模塊完全能夠?qū)崿F(xiàn)所需要求，符合設(shè)計(jì)要求。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實(shí)現(xiàn)框圖 CLK 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4. . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲(chǔ)器 RAM 的仿真結(jié)果如圖 所示。 整個(gè)系統(tǒng)大致的運(yùn)行流程是這樣的：當(dāng)數(shù)據(jù)流序列與預(yù)置觸發(fā)字 130（ 10000010）相同時(shí)，立刻觸發(fā)，觸發(fā)信號(hào) B 在 130（ 10000010）之后將一直保持高電平。基于 FPGA 的設(shè)計(jì)不必改動(dòng)硬件電路，只需改變程序，就可以達(dá)到你想要的結(jié)果。 這里首先我要感謝我的導(dǎo)師黃旭老師，她平日里工作繁忙，但卻在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從查閱資料到設(shè)計(jì)草案的確定和修改，中期檢查，直至后期詳細(xì)設(shè)計(jì)等整個(gè)過(guò)程中都給予了我悉心的指導(dǎo)。 CLK,EN,SET,RESET : IN STD_LOGIC。139。)。 END IF。 END FREQ_DIV。 ELSE COUNT_SIGNAL=COUNT_SIGNAL+1。 ENTITY SHIFTX IS PORT(CLK,LOAD,CLK3: IN STD_LOGIC。139。 END IF。 END COMPONENT。 END SHUZI。 ARCHITECTURE A OF SHU IS SIGNAL CLK2:STD_LOGIC。 ENTITY HCT688 IS PORT(CLK:IN STD_LOGIC。EVENT AND CLK=39。 存儲(chǔ)器 REGN 源程序： LIBRARY IEEE。 THEN Q=DATA。 END A。139。 MIDL=NOT MIDL。 存儲(chǔ)器 RAM 源程序： LIBRARY