【正文】 作者簽名： 日期： 年 月 日 導師簽名： 日期： 年 月 日 蘇州大學本科生畢業(yè)設計（論文） 35 注 意 事 項 （論文）的內容包括： 1）封面（按教務處制定的標準封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字左右）、關鍵詞 4）外文摘要、關鍵詞 5）目次頁（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結論 7）參考文獻 8）致謝 9）附錄（對論文支持必要時） ：理工類設計（論文）正文字數(shù)不少于 1 萬字（不包括圖紙、程序清單等），文科類論文正文字數(shù)不少于 萬字。 作 者 簽 名： 日 期： 指導教師簽名： 日 期： 使用授權說明 本人完全了解 大學關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務；學?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績热?。 ELSE DATA_O=00000000。) THEN DATA_O=RAM1(CONV_INTEGER(ADDR))。139。 SIGNAL S:STD_LOGIC:=CS。 DATA_O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 OUTPUT=MIDL。) THEN OUTPUT=MIDL。 ENTITY FREQ IS PORT(CLK,ABLE:IN STD_LOGIC。139。 DATA :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。139。039。 FREQ_1:FREQ_DIV PORT MAP(CLK=CLK1,OUTPUT=CLK2)。 USE 。 END COMPONENT。 數(shù)字信號發(fā)生器頂層設計源程序： LIBRARY IEEE。) THEN TMP=D。 蘇州大學本科生畢業(yè)設計（論文） 27 END SHIFTX。 END IF。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 END A。139。139。 ARCHITECTURE A OF REGISTERN IS BEGIN PROCESS(CLK,SET,RESET) BEGIN IF(SET=39。 最后感謝蘇州大學電子信息學院在這大學四年來對我的大力栽培。這樣的轉變不僅提高了設計靈活性，又大大的降低了原先硬件電路設計的復雜難度，同時又大大地降低了我們設計研發(fā)的成本，可謂是萬利而無一害。在一寫一讀持續(xù) 64 個時鐘周期之后， RAM 關閉。 32 個時鐘過后，圖 RAM 的 元件符號 圖 圖 存儲器 RAM 仿真圖 圖 OE 低電平期間讀出的 32 個數(shù)據(jù)放大圖 圖 OE 高電平期間寫入的 32 個數(shù)據(jù)放大圖 蘇州大學本科生畢業(yè)設計（論文） 19 OE 為低電平， RAM 開始讀出剛剛寫入的 32 個數(shù)據(jù)，當讀完這 32 個數(shù)據(jù)之后， RAM關閉。在系統(tǒng)時鐘的作用下，當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 CS 到來時，這時候讀寫控制信號 OE 也會同時到來，并且 OE 處于高電平。 該模塊的作用：當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 ABLE 到來時，分頻器電路開始工作，對 1MHz 的時鐘信號進行 640 分頻，得到一個周期為 640us 的時鐘信號輸出給RAM 作為 RAM 的讀寫控制信號，之后， RAM 就可以在一個周期的讀寫信號控制下寫 32 個數(shù)據(jù)，讀 32 個數(shù)據(jù)。當觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號 EN 到來即為高時，存儲器 REGN 才會允許輸入端的數(shù)據(jù)流進行輸出。圖 為觸發(fā)電路的符號圖。可以看到該循環(huán)移位寄存器模塊很好的實現(xiàn)了其功能，符合設圖 循環(huán)移位寄存器 元件符號 圖 圖 循環(huán)移位寄存器時序仿真圖 蘇州大學本科生畢業(yè)設計（論文） 13 C LKUEN USET UR ESE TUC LK1LO AD AD U [7. .0]Q U [7. .0]SH Uins t計要求。 CLK OU TPU TFREQ _DIVinst 任意分頻器的仿真結果如圖 所示。 帶異步置位 /復位的通用 8 位寄存器設計 預置寄存器的功能：在使能信號為高電平時，將預置的信號輸出到循環(huán)移位寄存器中。此時讀寫信號 OE 會同時到來，當 OE 讀寫信號處于高電平時，寫入 32 個數(shù)據(jù)，在這期間 RAM 沒有輸出。 （ 2）觸發(fā)電路：由于本次設計的是簡易型邏輯分析儀，所以觸發(fā)模塊只要求設置簡單的一級觸發(fā)。最后要有一個 RAM 模塊。在設計過程中遇到問題時，能夠及時方便的更改程序進行調整，充分發(fā)揮了 FPGA 開發(fā)方法的優(yōu)越性。 總之，對邏輯分析儀的研究有著廣闊的應用前景以及市場需求。此時邏輯分析儀的作用就顯示出來了，可以滿足傳統(tǒng)示波器所不能滿足的要求。第一章為概述，主要介紹邏輯分析儀的背景以及 FPGA 的簡介。逐漸 成為國際社會數(shù)字系統(tǒng)設計的主流發(fā)展方向。然而傳統(tǒng)的示波器已經(jīng)沒法滿足所需測試及觀察要求。在每個時鐘到來，并且與預置的觸發(fā)字邏輯狀態(tài)相同時，將觸發(fā)之后的數(shù)據(jù)進行儲存、處理并輸出顯示到屏幕上。 仿真結果表明，本次設計各模塊都達到了所需要求，實現(xiàn)了各自的功能。從傳統(tǒng)的得到廣泛應用的單片機到今天的 FPGA/CPLD， 從 采用中小規(guī)模的芯片構成電子電路系統(tǒng)到今天的現(xiàn)場可編程邏輯器件構成電子電路系統(tǒng) ，電子設計技術 已經(jīng)踏上了一個嶄新的臺階。系統(tǒng)的性能還可以在 不更改硬件電路的情況下得到進一步的提高。然而在數(shù)字電路的實驗教學及數(shù)字系統(tǒng)的 開發(fā)設計中，卻發(fā)現(xiàn)傳統(tǒng)示波器所擁有的功能可以說是已經(jīng)滯后于我們當代的教學要求，更別說能夠滿足企業(yè)或者社會研究實驗室的要求了。邏輯分析儀昂貴的價格和越來越廣泛的應用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時，在市場的作用下也催生了很多降低成本和拓展功能的方案。 系統(tǒng)設計師 可以根據(jù)需要通過可編輯的連接把 FPGA 內部的邏輯塊連接起來，就好像一個 電路 試驗板被放在了一個 芯片 里。 總體設計方案 鑒于本次設計的基本要求，選擇 Quartus II 軟件平臺 來實現(xiàn)。這樣的由 VHDL蘇州大學本科生畢業(yè)設計（論文） 8 語言描述的系統(tǒng)最后可以構造于一個芯片中，只要配置好相 應的引腳接口，就可以很方便地在硬件電路上進行測試。分頻后的時鐘作為 RAM 的讀寫使能信號OE 輸入給 RAM 進而控制 RAM 的讀寫 。 分頻器 預置寄存器 循環(huán)移位寄存器 有源晶振輸入 預置信號輸入 8 路輸出信號 圖 8 路信號發(fā)生器 工作 流程圖 蘇州大學本科生畢業(yè)設計（論文） 10 從上面的工作流程圖中可以清晰地看出這種設計簡單又十分方便，只涉及到分頻器，預置寄存器和循環(huán)移位寄存器這三部分的編程，幾乎只使用一個小的 FPGA 芯片就能實現(xiàn)。 任意分頻器 任意分頻器的作用：主要是為了使得有源晶振可以實現(xiàn)自由選取，進一步方便系統(tǒng)的設計。 CLKLOADD[7..0]Q[7..0]SHIFTXinst 循環(huán)移位寄存器的仿真結果如圖 所示。 圖 數(shù)字信號發(fā)生器仿真圖 圖 數(shù)字信號發(fā)生器元件符號圖 蘇州大學本科生畢業(yè)設計（論文） 14 觸發(fā)電路實現(xiàn)與仿真 該模塊的設計框圖如圖 所示。從仿真圖可以看出，該觸發(fā)電路模塊實現(xiàn)了所需功能，完全符合設計要求。這就需要向 RAM 輸入一個周期為 640us 的控制信號。 640 分頻器模塊完全能夠實現(xiàn)所需要求，符合設計要求。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實現(xiàn)框圖 CLK 蘇州大學本科生畢業(yè)設計（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4. . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲器 RAM 的仿真結果如圖 所示。 整個系統(tǒng)大致的運行流程是這樣的：當數(shù)據(jù)流序列與預置觸發(fā)字 130（ 10000010）相同時，立刻觸發(fā)，觸發(fā)信號 B 在 130（ 10000010）之后將一直保持高電平?；?FPGA 的設計不必改動硬件電路，只需改變程序，就可以達到你想要的結果。 這里首先我要感謝我的導師黃旭老師，她平日里工作繁忙，但卻在我做畢業(yè)設計的每個階段，從查閱資料到設計草案的確定和修改，中期檢查，直至后期詳細設計等整個過程中都給予了我悉心的指導。 CLK,EN,SET,RESET : IN STD_LOGIC。139。)。 END IF。 END FREQ_DIV。 ELSE COUNT_SIGNAL=COUNT_SIGNAL+1。 ENTITY SHIFTX IS PORT(CLK,LOAD,CLK3: IN STD_LOGIC。139。 END IF。 END COMPONENT。 END SHUZI。 ARCHITECTURE A OF SHU IS SIGNAL CLK2:STD_LOGIC。 ENTITY HCT688 IS PORT(CLK:IN STD_LOGIC。EVENT AND CLK=39。 存儲器 REGN 源程序： LIBRARY IEEE。 THEN Q=DATA。 END A。139。 MIDL=NOT MIDL。 存儲器 RAM 源程序： LIBRARY