【正文】 頻器 和循環(huán)移位寄存器 三部分 組成， 能夠輸出連續(xù)的8 路循環(huán)數(shù)字信號。從圖 的頂層結構也可以看得非常清楚。 圖 中 CLK 為時鐘信號， LOAD 為工作信號 ， D 為預置信號， Q 為輸出觀察信號。 存儲器 REGN 的實現(xiàn) 存儲器 REGN 的設計框圖如圖 所示。 存儲器 RAM 的實現(xiàn) RAM 存儲器用于存儲采集的數(shù)據(jù)，其設計框圖如圖 所示。此時分頻器啟動將時鐘信號 CLK1 進行 640 分頻成讀寫信號 OE 輸出到 RAM 中，與此同時觸發(fā)信號 B 也輸出到 RAM 中，作為片 選信號 CS，啟動 RAM。除了黃旭老師的專業(yè)水平外，她的治學嚴謹和科學研究 的精神也是我永遠學習的榜樣，并將積極地影響我今后的學習和工作生活。)。 END IF。 END IF。) THEN IF(LOAD=39。 COMPONENT FREQ_DIV PORT(CLK:IN STD_LOGIC。 SIGNAL REGOUT:STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 IF(CLK39。 BEGIN PROCESS(CLK) BEGIN IF(ABLE=39。 USE 。 SIGNAL C:STD_LOGIC:=39。) THEN IF(OE=39。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構的學位或學歷而使用過的材料。 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符 合要求，無錯別字，不準請他人代寫 2）工程設計類題目的圖紙，要求部分用尺規(guī)繪制，部分用計算機繪制，所有圖紙應符合國家技術標準規(guī)范。 END IF。 IF(S=39。 ARCHITECTURE BEHAVIORAL OF RAM5 IS TYPE RAM5 IS ARRAY(31 DOWNTO 0) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。 END FREQ。 END REGN。 END HCT688。 DU :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 PACKAGE SHUZI IS COMPONENT REGISTERN PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN Q=TMP。139。139。 AND RESET=39。 當然本次設計也并不是十全十美的，也有一些不足。 蘇州大學本科生畢業(yè)設計（論文） 20 第四章 系統(tǒng) 頂層的實現(xiàn)與仿真 系統(tǒng)頂層原理圖 將第三章設計的數(shù)字信號發(fā)生器模塊，觸發(fā)模塊，存儲器 REGN 模塊， RAM 模塊在 Quartus II 中對應接口連接起來之后，得到如圖 所示的系統(tǒng)頂層原理圖。 C LKABLEOU TPU TFR EQinst3 分頻器 CLK ABLE 圖 分頻器 框圖 圖 分頻器元件符號 圖 蘇州大學本科生畢業(yè)設計（論文） 17 640 分頻器的仿真結果如圖 所示。 圖 觸發(fā)電路 元件符號 圖 C LKIN PU TM [7. .0]IN PU TN [7. .0]PEQH C T688ins t5蘇州大學本科生畢業(yè)設計（論文） 15 在圖 中， CLK 為時鐘信號， INPUTM、 INPUTN 分別為輸入測試信號、預置觸發(fā)字， PEQ 為輸出觀察信號。從圖中 可以看出， 分頻器 對原來時鐘進行了 20 分頻，很好地實現(xiàn)了其功能，該模塊符合設計要求。最終RAM 在自身的控制下關閉，停止工作。 蘇州大學本科生畢業(yè)設計（論文） 7 系統(tǒng)的工作流程圖以及各模塊之間的控制關系 如圖 所示： 從圖 和圖 的系統(tǒng)框圖和工作流程圖可以看出，該系統(tǒng)的實現(xiàn)主要是由多個FPGA 子 模塊互相連接構成的，可以由 VHDL 語言編程實現(xiàn) 。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。第三章為系統(tǒng)各子模塊的實現(xiàn)與仿真分析，詳細討論本設計所涉及到的各子模塊的功能，設計方法以及仿真結果分析。至此之后，隨著計算機技術、通信技術、編程語言、軟件行業(yè)的高速發(fā)展，邏輯分析儀前前后后共經(jīng)歷了四代。 本次設計使用 FPGA（現(xiàn)場可編程邏輯門陣列） 芯片和 VHDL 硬件描述語言作為主要設計方法實現(xiàn) 8 路簡易邏輯分析儀。整個系統(tǒng)框圖十分精簡。導致這樣的結果主要歸咎于其昂貴的價格，普通人很少能夠買得起。當 8 路通道數(shù)據(jù)流的邏輯狀態(tài)與預置的觸發(fā)字的邏輯狀態(tài)完全相同時，就會產生觸發(fā)信號。當使能信號 EN 到來 時，存儲器將會對使能信號 EN 到來時刻之后的數(shù)據(jù)流進行輸出，也即將觸發(fā)點之后的數(shù)據(jù)寫進 RAM 中。 圖 中， CLK 為時鐘信號， SET 和 RESET 為置位復位信號， EN 為使能信號，D 為輸入測試數(shù)據(jù)， Q 為輸出觀察信號。在使能信號ENU 處于高電平狀態(tài)，時鐘信號 CLKU 上升沿到來并且加載信號 LOADA 處于低電平時，預置寄存器將預置信號 00000101（ 5）送入循環(huán)移位寄存器，從而產生連續(xù)不斷循環(huán)的數(shù)據(jù)流。從圖 顯示的仿真波形看到，在時鐘上升沿以及 EN 高電平到來時，REGN 很好的將數(shù)據(jù) 4 及 4 之后的數(shù)據(jù)都進行了輸出，實現(xiàn)了它的功能，完全符合設計要求。從 CS 片選信號到來的那一刻，每過一個系統(tǒng)時鐘， RAM 內部都有一個計數(shù)器加一，當計數(shù)滿 64 次之后，關閉 RAM，停止讀寫。 本設計使用 VHDL 語言編程實現(xiàn)了 8 路數(shù)字信號發(fā)生器，觸發(fā)電路，分頻器，存儲器。 USE 。) THEN Q=(OTHERS=39。 ENTITY FREQ_DIV IS PORT(CLK:IN STD_LOGIC。 循環(huán)移位寄存器源程序： LIBRARY IEEE。 END LOOP。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 蘇州大學本科生畢業(yè)設計（論文） 29 觸發(fā)電路源程序： LIBRARY IEEE。 END PROCESS。 END IF。139。 PORT( CLK: IN STD_LOGIC。EVENT AND CLK=39。 TEM:=TEM+000001。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。 作者簽名： 日期： 年 月 日 學位論文版權使用授權書 本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定，同意學校保留并向國家有關部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。 B=39。) THEN IF(B=39。 CS : IN STD_LOGIC。 MIDL=NOT MIDL。 END A。 存儲器 REGN 源程序： LIBRARY IEEE。 ENTITY HCT688 IS PORT(CLK:IN STD_LOGIC。 END SHUZI。 END IF。 ENTITY SHIFTX IS PORT(CLK,LOAD,CLK3: IN STD_LOGIC。 END FREQ_DIV。)。 CLK,EN,SET,RESET : IN STD_LOGIC?；?FPGA 的設計不必改動硬件電路，只需改變程序，就可以達到你想要的結果。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實現(xiàn)框圖 CLK 蘇州大學本科生畢業(yè)設計（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4. . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲器 RAM 的仿真結果如圖 所示。這就需要向 RAM 輸入一個周期為 640us 的控制信號。 圖 數(shù)字信號發(fā)生器仿真圖 圖 數(shù)字信號發(fā)生器元件符號圖 蘇州大學本科生畢業(yè)設計（論文） 14 觸發(fā)電路實現(xiàn)與仿真 該模塊的設計框圖如圖 所示。 任意分頻器 任意分頻器的作用：主要是為了使得有源晶振可以實現(xiàn)自由選取，進一步方便系統(tǒng)的設計。分頻后的時鐘作為 RAM 的讀寫使能信號OE 輸入給 RAM 進而控制 RAM 的讀寫 。 總體設計方案 鑒于本次設計的基本要求，選擇 Quartus II 軟件平臺 來實現(xiàn)。邏輯分析儀昂貴的價格和越來越廣泛的應用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時，在市場的作用下也催生了很多降低成本和拓展功能的方案。系統(tǒng)的性能還可以在 不更改硬件電路的情況下得到進一步的提高。 仿真結果表明，本次設計各模塊都達到了所需要求，實現(xiàn)了各自的功能。然而傳統(tǒng)的示波器已經(jīng)沒法滿足所需測試及觀察要求。第一章為概述，主要介紹邏輯分析儀的背景以及 FPGA 的簡介。 總之，對邏輯分析儀的研究有著廣闊的應用前景以及市場需求。最后要有一個 RAM 模塊。此時讀寫信號 OE 會同時到來，當 OE 讀寫信號處于高電平時，寫入 32 個數(shù)據(jù)，在這期間 RAM 沒有輸出。 CLK OU TPU TFREQ _DIVinst 任意分頻器的仿真結果如圖 所示。圖 為觸發(fā)電路的符號圖。 該模塊的作用：當觸發(fā)電路觸發(fā)后產生的使能信號 ABLE 到來時，分頻器電路開始工作，對 1MHz 的時鐘信號進行 640 分頻，得到一個周期為 640us 的時鐘信號輸出給RAM 作為 RAM