【正文】 頻器 和循環(huán)移位寄存器 三部分 組成， 能夠輸出連續(xù)的8 路循環(huán)數(shù)字信號(hào)。從圖 的頂層結(jié)構(gòu)也可以看得非常清楚。 圖 中 CLK 為時(shí)鐘信號(hào)， LOAD 為工作信號(hào) ， D 為預(yù)置信號(hào)， Q 為輸出觀察信號(hào)。 存儲(chǔ)器 REGN 的實(shí)現(xiàn) 存儲(chǔ)器 REGN 的設(shè)計(jì)框圖如圖 所示。 存儲(chǔ)器 RAM 的實(shí)現(xiàn) RAM 存儲(chǔ)器用于存儲(chǔ)采集的數(shù)據(jù)，其設(shè)計(jì)框圖如圖 所示。此時(shí)分頻器啟動(dòng)將時(shí)鐘信號(hào) CLK1 進(jìn)行 640 分頻成讀寫信號(hào) OE 輸出到 RAM 中，與此同時(shí)觸發(fā)信號(hào) B 也輸出到 RAM 中，作為片 選信號(hào) CS，啟動(dòng) RAM。除了黃旭老師的專業(yè)水平外，她的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究 的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極地影響我今后的學(xué)習(xí)和工作生活。)。 END IF。 END IF。) THEN IF(LOAD=39。 COMPONENT FREQ_DIV PORT(CLK:IN STD_LOGIC。 SIGNAL REGOUT:STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 IF(CLK39。 BEGIN PROCESS(CLK) BEGIN IF(ABLE=39。 USE 。 SIGNAL C:STD_LOGIC:=39。) THEN IF(OE=39。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 、圖表要求： 1）文字通順，語言流暢，書寫字跡工整，打印字體及大小符 合要求，無錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫 2）工程設(shè)計(jì)類題目的圖紙，要求部分用尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。 END IF。 IF(S=39。 ARCHITECTURE BEHAVIORAL OF RAM5 IS TYPE RAM5 IS ARRAY(31 DOWNTO 0) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。 END FREQ。 END REGN。 END HCT688。 DU :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 PACKAGE SHUZI IS COMPONENT REGISTERN PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN Q=TMP。139。139。 AND RESET=39。 當(dāng)然本次設(shè)計(jì)也并不是十全十美的，也有一些不足。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 20 第四章 系統(tǒng) 頂層的實(shí)現(xiàn)與仿真 系統(tǒng)頂層原理圖 將第三章設(shè)計(jì)的數(shù)字信號(hào)發(fā)生器模塊，觸發(fā)模塊，存儲(chǔ)器 REGN 模塊， RAM 模塊在 Quartus II 中對(duì)應(yīng)接口連接起來之后，得到如圖 所示的系統(tǒng)頂層原理圖。 C LKABLEOU TPU TFR EQinst3 分頻器 CLK ABLE 圖 分頻器 框圖 圖 分頻器元件符號(hào) 圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 17 640 分頻器的仿真結(jié)果如圖 所示。 圖 觸發(fā)電路 元件符號(hào) 圖 C LKIN PU TM [7. .0]IN PU TN [7. .0]PEQH C T688ins t5蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 15 在圖 中， CLK 為時(shí)鐘信號(hào)， INPUTM、 INPUTN 分別為輸入測試信號(hào)、預(yù)置觸發(fā)字， PEQ 為輸出觀察信號(hào)。從圖中 可以看出， 分頻器 對(duì)原來時(shí)鐘進(jìn)行了 20 分頻，很好地實(shí)現(xiàn)了其功能，該模塊符合設(shè)計(jì)要求。最終RAM 在自身的控制下關(guān)閉，停止工作。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 7 系統(tǒng)的工作流程圖以及各模塊之間的控制關(guān)系 如圖 所示： 從圖 和圖 的系統(tǒng)框圖和工作流程圖可以看出，該系統(tǒng)的實(shí)現(xiàn)主要是由多個(gè)FPGA 子 模塊互相連接構(gòu)成的，可以由 VHDL 語言編程實(shí)現(xiàn) 。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。第三章為系統(tǒng)各子模塊的實(shí)現(xiàn)與仿真分析，詳細(xì)討論本設(shè)計(jì)所涉及到的各子模塊的功能，設(shè)計(jì)方法以及仿真結(jié)果分析。至此之后，隨著計(jì)算機(jī)技術(shù)、通信技術(shù)、編程語言、軟件行業(yè)的高速發(fā)展，邏輯分析儀前前后后共經(jīng)歷了四代。 本次設(shè)計(jì)使用 FPGA（現(xiàn)場可編程邏輯門陣列） 芯片和 VHDL 硬件描述語言作為主要設(shè)計(jì)方法實(shí)現(xiàn) 8 路簡易邏輯分析儀。整個(gè)系統(tǒng)框圖十分精簡。導(dǎo)致這樣的結(jié)果主要?dú)w咎于其昂貴的價(jià)格，普通人很少能夠買得起。當(dāng) 8 路通道數(shù)據(jù)流的邏輯狀態(tài)與預(yù)置的觸發(fā)字的邏輯狀態(tài)完全相同時(shí)，就會(huì)產(chǎn)生觸發(fā)信號(hào)。當(dāng)使能信號(hào) EN 到來 時(shí)，存儲(chǔ)器將會(huì)對(duì)使能信號(hào) EN 到來時(shí)刻之后的數(shù)據(jù)流進(jìn)行輸出，也即將觸發(fā)點(diǎn)之后的數(shù)據(jù)寫進(jìn) RAM 中。 圖 中， CLK 為時(shí)鐘信號(hào)， SET 和 RESET 為置位復(fù)位信號(hào)， EN 為使能信號(hào)，D 為輸入測試數(shù)據(jù)， Q 為輸出觀察信號(hào)。在使能信號(hào)ENU 處于高電平狀態(tài)，時(shí)鐘信號(hào) CLKU 上升沿到來并且加載信號(hào) LOADA 處于低電平時(shí)，預(yù)置寄存器將預(yù)置信號(hào) 00000101（ 5）送入循環(huán)移位寄存器，從而產(chǎn)生連續(xù)不斷循環(huán)的數(shù)據(jù)流。從圖 顯示的仿真波形看到，在時(shí)鐘上升沿以及 EN 高電平到來時(shí)，REGN 很好的將數(shù)據(jù) 4 及 4 之后的數(shù)據(jù)都進(jìn)行了輸出，實(shí)現(xiàn)了它的功能，完全符合設(shè)計(jì)要求。從 CS 片選信號(hào)到來的那一刻，每過一個(gè)系統(tǒng)時(shí)鐘， RAM 內(nèi)部都有一個(gè)計(jì)數(shù)器加一，當(dāng)計(jì)數(shù)滿 64 次之后，關(guān)閉 RAM，停止讀寫。 本設(shè)計(jì)使用 VHDL 語言編程實(shí)現(xiàn)了 8 路數(shù)字信號(hào)發(fā)生器，觸發(fā)電路，分頻器，存儲(chǔ)器。 USE 。) THEN Q=(OTHERS=39。 ENTITY FREQ_DIV IS PORT(CLK:IN STD_LOGIC。 循環(huán)移位寄存器源程序： LIBRARY IEEE。 END LOOP。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 29 觸發(fā)電路源程序： LIBRARY IEEE。 END PROCESS。 END IF。139。 PORT( CLK: IN STD_LOGIC。EVENT AND CLK=39。 TEM:=TEM+000001。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 B=39。) THEN IF(B=39。 CS : IN STD_LOGIC。 MIDL=NOT MIDL。 END A。 存儲(chǔ)器 REGN 源程序： LIBRARY IEEE。 ENTITY HCT688 IS PORT(CLK:IN STD_LOGIC。 END SHUZI。 END IF。 ENTITY SHIFTX IS PORT(CLK,LOAD,CLK3: IN STD_LOGIC。 END FREQ_DIV。)。 CLK,EN,SET,RESET : IN STD_LOGIC?；?FPGA 的設(shè)計(jì)不必改動(dòng)硬件電路，只需改變程序，就可以達(dá)到你想要的結(jié)果。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實(shí)現(xiàn)框圖 CLK 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4. . 0]CSOED AT A_I [ 7. . 0]D AT A_O[ 7. . 0]R AM 5in s t 存儲(chǔ)器 RAM 的仿真結(jié)果如圖 所示。這就需要向 RAM 輸入一個(gè)周期為 640us 的控制信號(hào)。 圖 數(shù)字信號(hào)發(fā)生器仿真圖 圖 數(shù)字信號(hào)發(fā)生器元件符號(hào)圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 14 觸發(fā)電路實(shí)現(xiàn)與仿真 該模塊的設(shè)計(jì)框圖如圖 所示。 任意分頻器 任意分頻器的作用：主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取，進(jìn)一步方便系統(tǒng)的設(shè)計(jì)。分頻后的時(shí)鐘作為 RAM 的讀寫使能信號(hào)OE 輸入給 RAM 進(jìn)而控制 RAM 的讀寫 。 總體設(shè)計(jì)方案 鑒于本次設(shè)計(jì)的基本要求，選擇 Quartus II 軟件平臺(tái) 來實(shí)現(xiàn)。邏輯分析儀昂貴的價(jià)格和越來越廣泛的應(yīng)用前景之間的矛盾使邏輯分析儀向著高精度高智能化的方向發(fā)展，與此同時(shí)，在市場的作用下也催生了很多降低成本和拓展功能的方案。系統(tǒng)的性能還可以在 不更改硬件電路的情況下得到進(jìn)一步的提高。 仿真結(jié)果表明，本次設(shè)計(jì)各模塊都達(dá)到了所需要求，實(shí)現(xiàn)了各自的功能。然而傳統(tǒng)的示波器已經(jīng)沒法滿足所需測試及觀察要求。第一章為概述，主要介紹邏輯分析儀的背景以及 FPGA 的簡介。 總之，對(duì)邏輯分析儀的研究有著廣闊的應(yīng)用前景以及市場需求。最后要有一個(gè) RAM 模塊。此時(shí)讀寫信號(hào) OE 會(huì)同時(shí)到來，當(dāng) OE 讀寫信號(hào)處于高電平時(shí)，寫入 32 個(gè)數(shù)據(jù)，在這期間 RAM 沒有輸出。 CLK OU TPU TFREQ _DIVinst 任意分頻器的仿真結(jié)果如圖 所示。圖 為觸發(fā)電路的符號(hào)圖。 該模塊的作用：當(dāng)觸發(fā)電路觸發(fā)后產(chǎn)生的使能信號(hào) ABLE 到來時(shí)，分頻器電路開始工作，對(duì) 1MHz 的時(shí)鐘信號(hào)進(jìn)行 640 分頻，得到一個(gè)周期為 640us 的時(shí)鐘信號(hào)輸出給RAM 作為 RAM